JPS6097672A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置およびその製造方法に関し、特
にその周縁部被覆方法の改良に関するものである。
にその周縁部被覆方法の改良に関するものである。
以下、サイリスタを例にとり詳述する。
第1図は一般によく知られている逆阻止サイリスタの模
式図である。図において、15は半導体基体で、該基体
15ばその中にPエミッタN11゜Nベース層12.P
ベース層13.Nエミツタ層14を有し、PN接合19
及び2oが形成されている。10は金属補強板で、半導
体基体15の裏面全体に接着され、該基体15の陽極を
兼ねている。また16及び17はそれぞれ半導体基体1
5のゲート電極及び陰極である。18は半導体基体15
周縁部のPN接合露出部15aを覆う被覆材からなる被
覆層である、。
式図である。図において、15は半導体基体で、該基体
15ばその中にPエミッタN11゜Nベース層12.P
ベース層13.Nエミツタ層14を有し、PN接合19
及び2oが形成されている。10は金属補強板で、半導
体基体15の裏面全体に接着され、該基体15の陽極を
兼ねている。また16及び17はそれぞれ半導体基体1
5のゲート電極及び陰極である。18は半導体基体15
周縁部のPN接合露出部15aを覆う被覆材からなる被
覆層である、。
このようなサイリスクは、以下のようにして形成される
。即ち、例えばシリコンのような半導体基体に、拡散等
の周知の方法でもってい(つかの型の異なる不純物層1
1〜14を形成して所定の構造を得、しかる後にモリブ
デン等の金属の補強板10をアルミニウムなどのロウ材
を介して半導体基体15裏面に接着させ、接着後前記半
導体基体15の周縁部を削り落とし、適当な傾斜をつけ
てメサ構造とし、その後露出したPN接合部15aを適
当な被覆材18、例えばシリコンゴム等により被覆する
。今述べたものはサイリスクの製造方法の一例であり、
半導体基体150周縁部の傾斜づけはポジティブ及びネ
ガティブベベル構造となっているが、詳述はさけるがダ
ブルポジティブ構造やその他の構造をとることもある。
。即ち、例えばシリコンのような半導体基体に、拡散等
の周知の方法でもってい(つかの型の異なる不純物層1
1〜14を形成して所定の構造を得、しかる後にモリブ
デン等の金属の補強板10をアルミニウムなどのロウ材
を介して半導体基体15裏面に接着させ、接着後前記半
導体基体15の周縁部を削り落とし、適当な傾斜をつけ
てメサ構造とし、その後露出したPN接合部15aを適
当な被覆材18、例えばシリコンゴム等により被覆する
。今述べたものはサイリスクの製造方法の一例であり、
半導体基体150周縁部の傾斜づけはポジティブ及びネ
ガティブベベル構造となっているが、詳述はさけるがダ
ブルポジティブ構造やその他の構造をとることもある。
また被覆材18はシリコンゴムの単一被覆となっている
が、ポリイミド樹脂とシリコンゴムの二重被覆となるこ
ともある。
が、ポリイミド樹脂とシリコンゴムの二重被覆となるこ
ともある。
第2図はサイリスクエレメントの周縁部の断面模式図を
示したものである。
示したものである。
今、サイリスクに、例えば順方向に電圧を印加すると、
第2図の斜線で示されるように、半導体基体15中のP
N接合20の両側に空乏層が形成され、これが印加電圧
を阻止することは周知のことである。このときサイリス
クエレメントの半導体基体15の周縁のPN接合露出部
153表面においては、第2図のように、点Aから点B
まで空乏層が拡がり、その間で印加電圧を阻止している
。
第2図の斜線で示されるように、半導体基体15中のP
N接合20の両側に空乏層が形成され、これが印加電圧
を阻止することは周知のことである。このときサイリス
クエレメントの半導体基体15の周縁のPN接合露出部
153表面においては、第2図のように、点Aから点B
まで空乏層が拡がり、その間で印加電圧を阻止している
。
ところが一般的に過大な電界のかかった固体表面では沿
面放電がおこる。第2図のものにおいては、点Aと点B
との沿面に、印加電圧による電界がかかり、当該部で沿
面放電がおこり、サイリスクは電圧阻止能力を失う。し
たがって、普通は第2図に示されたように、当該部をシ
リコンゴム18で被覆し、PN接合露出部15aを安定
化させるとともに、被覆により沿面距離を点Cから点り
というように伸ばして電界の緩和をはかり、沿面放電を
防いでいる。
面放電がおこる。第2図のものにおいては、点Aと点B
との沿面に、印加電圧による電界がかかり、当該部で沿
面放電がおこり、サイリスクは電圧阻止能力を失う。し
たがって、普通は第2図に示されたように、当該部をシ
リコンゴム18で被覆し、PN接合露出部15aを安定
化させるとともに、被覆により沿面距離を点Cから点り
というように伸ばして電界の緩和をはかり、沿面放電を
防いでいる。
ところがサイリスクが高耐圧化してゆくにつれて印加電
圧が高まり、従来のままでは沿面電界を緩和しきれなく
なってきた。
圧が高まり、従来のままでは沿面電界を緩和しきれなく
なってきた。
この発明は上記のような従来のものの問題点に鑑みてな
されたもので、PN接合露出部と金属補強板の側面の一
部または全部とにまたがって両者を被覆することにより
、沿面距離が充分とれる半導体装置およびその製造方法
を提供することを目的とじている。
されたもので、PN接合露出部と金属補強板の側面の一
部または全部とにまたがって両者を被覆することにより
、沿面距離が充分とれる半導体装置およびその製造方法
を提供することを目的とじている。
以下、この発明の一実施例を図について説明する。
第4図および第3図は本発明の一実施例による半導体装
置およびその製造方法を示す。図において、第1.2図
と同一符号は同一のものを示し、21は本実施例方法に
おいて使用する、被覆材成型のための型である。
置およびその製造方法を示す。図において、第1.2図
と同一符号は同一のものを示し、21は本実施例方法に
おいて使用する、被覆材成型のための型である。
以下、第3.第4図を用いて本発明の実施例を詳細に説
明する。
明する。
本実施例では従来例と同様に半導体基体15を形成し、
これに金属補強板10を接着し、その周縁部を切削した
後、該基体15及び金属補強板10を第3図に示される
ように成型用のプラスチックの型21にはめこみ、そこ
へ硬化剤を混ぜたゲル状のシリコンゴムAを流しこみ、
これを硬化させた後、型21をはずして第4図に示され
るような構成としている。
これに金属補強板10を接着し、その周縁部を切削した
後、該基体15及び金属補強板10を第3図に示される
ように成型用のプラスチックの型21にはめこみ、そこ
へ硬化剤を混ぜたゲル状のシリコンゴムAを流しこみ、
これを硬化させた後、型21をはずして第4図に示され
るような構成としている。
この構造によると、シリコンゴムの表面の沿面距離は、
E−F−G−Hとなり、具体的には従来例で8難であっ
たのが、本実施例では12鶴となり、これによりサイリ
スタの耐沿面放電性が向ヒする。
E−F−G−Hとなり、具体的には従来例で8難であっ
たのが、本実施例では12鶴となり、これによりサイリ
スタの耐沿面放電性が向ヒする。
このように本実施例ではPN接合露出部15aの他に陽
極電極である金属の補強板10の側面の一部又は全部を
も覆うことにより、沿面距離を伸ばすことが可能となり
、従来のものに比較し、逆阻止サイリスクの耐沿面放電
性を大幅に向上できる。
極電極である金属の補強板10の側面の一部又は全部を
も覆うことにより、沿面距離を伸ばすことが可能となり
、従来のものに比較し、逆阻止サイリスクの耐沿面放電
性を大幅に向上できる。
なお上記実施例では被覆材の形成にプラスチックの型を
用いたが、この型はこれに限定されるものではなく、他
の方法でも本発明の目的を達成できるものであればよい
。また上記実施例では周縁部の傾斜づけ構造がポジティ
ブ及びネガティブペベル構造で、被覆が単一被覆のサイ
リスクを例にとったが、本発明はこれに限定されるもの
ではなく、ダブルポジティブベベル構造やその他の構造
のものでもよく、二重被覆のサイリスクにおいては半導
体基体とシリコンゴムとの間にポリイミド樹脂の薄膜が
存在するだけで、上記実施例と同様の効果が得られる。
用いたが、この型はこれに限定されるものではなく、他
の方法でも本発明の目的を達成できるものであればよい
。また上記実施例では周縁部の傾斜づけ構造がポジティ
ブ及びネガティブペベル構造で、被覆が単一被覆のサイ
リスクを例にとったが、本発明はこれに限定されるもの
ではなく、ダブルポジティブベベル構造やその他の構造
のものでもよく、二重被覆のサイリスクにおいては半導
体基体とシリコンゴムとの間にポリイミド樹脂の薄膜が
存在するだけで、上記実施例と同様の効果が得られる。
また本発明はサイリスクだけでなく、同様な構造をもっ
た他の半導体装置、例えば、ダイオード、トランジスタ
等にも適用できることは明らかである。また上記実施例
では被覆材の形状を第4図のようにしたが、適当な型を
つくり、第5図のように被覆材にコルゲーション18a
をつけることもできる。このようにすれば、沿面はI−
J−に−L−M−N〜Oとなり、さらに沿面距離が長く
することができる。
た他の半導体装置、例えば、ダイオード、トランジスタ
等にも適用できることは明らかである。また上記実施例
では被覆材の形状を第4図のようにしたが、適当な型を
つくり、第5図のように被覆材にコルゲーション18a
をつけることもできる。このようにすれば、沿面はI−
J−に−L−M−N〜Oとなり、さらに沿面距離が長く
することができる。
以上のように、この発明に係る半導体装置およびその製
造方法によれば、PN接合露出部と金属補強板の側面の
一部または全部とにまたがって両者を被覆するようにし
た−ので、沿面距離を伸ばして沿面放電を防止でき、電
圧阻止能力を大幅に向上することができる効果がある。
造方法によれば、PN接合露出部と金属補強板の側面の
一部または全部とにまたがって両者を被覆するようにし
た−ので、沿面距離を伸ばして沿面放電を防止でき、電
圧阻止能力を大幅に向上することができる効果がある。
第1図は従来のサイリスクの断面模式図、第2図は第1
図のサイリスクの周縁部の断面模式図、第3図は本発明
の一実施例による半導体装置の製造方法を示す図、第4
図は第3図のサイリスクの周縁部の断面模式図、第5図
は本発明の他の実施例による半導体装置の断面模式図で
ある。 10・・・金属補強板、11・・・Pエミッタ層、12
・・・Nベース層、13・・・Pベース層、14・・・
Nエミツタ層、15・・・半導体基体、16・・・陰極
電極、17・・・ゲート電極、18・・・被覆層、19
.20・・・PN接合、15a・・・PN接合露出部、
21・・・成型のための型。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第1図 第2図 第3図 ゲル辣シリコンゴムA 第4図
図のサイリスクの周縁部の断面模式図、第3図は本発明
の一実施例による半導体装置の製造方法を示す図、第4
図は第3図のサイリスクの周縁部の断面模式図、第5図
は本発明の他の実施例による半導体装置の断面模式図で
ある。 10・・・金属補強板、11・・・Pエミッタ層、12
・・・Nベース層、13・・・Pベース層、14・・・
Nエミツタ層、15・・・半導体基体、16・・・陰極
電極、17・・・ゲート電極、18・・・被覆層、19
.20・・・PN接合、15a・・・PN接合露出部、
21・・・成型のための型。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第1図 第2図 第3図 ゲル辣シリコンゴムA 第4図
Claims (2)
- (1) 少なくとも1つ以上のPN接合を有し周縁部に
メサ型のPN接合露出部が形成された半導体基体と、該
半導体基体の裏面にロウ材を介して接着された金属補強
板と、上記PN接合露出部及び上記金属補強板の側面の
一部または全部を両者にまたがって覆う被覆層とを備え
たことを特徴とする半導体装置。 - (2)半導体基体中に少なくとも1つ以上のPN接合を
形成する工程と、上記半導体基体の裏面にロウ材を介し
て金属補強板を接着する工程と、上記半導体基体の周縁
部を削すメサ型のPN接合露出部を形成する工程と、成
型用の型を用いて上記PN接合露出部及び上記金属補強
板の側面の一部または全部を両者にまたがって覆う被r
i層を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20652383A JPS6097672A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20652383A JPS6097672A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6097672A true JPS6097672A (ja) | 1985-05-31 |
Family
ID=16524772
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20652383A Pending JPS6097672A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6097672A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01152668A (ja) * | 1987-12-09 | 1989-06-15 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
EP0788152A2 (en) * | 1996-01-30 | 1997-08-06 | Kabushiki Kaisha Toshiba | Internal compression bonded semiconductor device with a chip frame enabling a longer creepage distance |
JP2009049339A (ja) * | 2007-08-23 | 2009-03-05 | Denso Corp | 半導体装置の製造方法 |
JP2009231321A (ja) * | 2008-03-19 | 2009-10-08 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
-
1983
- 1983-11-01 JP JP20652383A patent/JPS6097672A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01152668A (ja) * | 1987-12-09 | 1989-06-15 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
EP0788152A2 (en) * | 1996-01-30 | 1997-08-06 | Kabushiki Kaisha Toshiba | Internal compression bonded semiconductor device with a chip frame enabling a longer creepage distance |
EP0788152A3 (en) * | 1996-01-30 | 1997-11-05 | Kabushiki Kaisha Toshiba | Internal compression bonded semiconductor device with a chip frame enabling a longer creepage distance |
JP2009049339A (ja) * | 2007-08-23 | 2009-03-05 | Denso Corp | 半導体装置の製造方法 |
JP2009231321A (ja) * | 2008-03-19 | 2009-10-08 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP4535151B2 (ja) * | 2008-03-19 | 2010-09-01 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
US7825017B2 (en) | 2008-03-19 | 2010-11-02 | Denso Corporation | Method of making silicon carbide semiconductor device having multi-layered passivation film with uneven surfaces |
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