JPS6097672A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6097672A JPS6097672A JP20652383A JP20652383A JPS6097672A JP S6097672 A JPS6097672 A JP S6097672A JP 20652383 A JP20652383 A JP 20652383A JP 20652383 A JP20652383 A JP 20652383A JP S6097672 A JPS6097672 A JP S6097672A
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体装置およびその製造方法に関し、特
にその周縁部被覆方法の改良に関するものである。
にその周縁部被覆方法の改良に関するものである。
以下、サイリスタを例にとり詳述する。
第１図は一般によく知られている逆阻止サイリスタの模
式図である。図において、１５は半導体基体で、該基体
１５ばその中にＰエミッタＮ１１゜Ｎベース層１２．Ｐ
ベース層１３．Ｎエミツタ層１４を有し、ＰＮ接合１９
及び２ｏが形成されている。１０は金属補強板で、半導
体基体１５の裏面全体に接着され、該基体１５の陽極を
兼ねている。また１６及び１７はそれぞれ半導体基体１
５のゲート電極及び陰極である。１８は半導体基体１５
周縁部のＰＮ接合露出部１５ａを覆う被覆材からなる被
覆層である、。
式図である。図において、１５は半導体基体で、該基体
１５ばその中にＰエミッタＮ１１゜Ｎベース層１２．Ｐ
ベース層１３．Ｎエミツタ層１４を有し、ＰＮ接合１９
及び２ｏが形成されている。１０は金属補強板で、半導
体基体１５の裏面全体に接着され、該基体１５の陽極を
兼ねている。また１６及び１７はそれぞれ半導体基体１
５のゲート電極及び陰極である。１８は半導体基体１５
周縁部のＰＮ接合露出部１５ａを覆う被覆材からなる被
覆層である、。
このようなサイリスクは、以下のようにして形成される
。即ち、例えばシリコンのような半導体基体に、拡散等
の周知の方法でもってい（つかの型の異なる不純物層１
１〜１４を形成して所定の構造を得、しかる後にモリブ
デン等の金属の補強板１０をアルミニウムなどのロウ材
を介して半導体基体１５裏面に接着させ、接着後前記半
導体基体１５の周縁部を削り落とし、適当な傾斜をつけ
てメサ構造とし、その後露出したＰＮ接合部１５ａを適
当な被覆材１８、例えばシリコンゴム等により被覆する
。今述べたものはサイリスクの製造方法の一例であり、
半導体基体１５０周縁部の傾斜づけはポジティブ及びネ
ガティブベベル構造となっているが、詳述はさけるがダ
ブルポジティブ構造やその他の構造をとることもある。
。即ち、例えばシリコンのような半導体基体に、拡散等
の周知の方法でもってい（つかの型の異なる不純物層１
１〜１４を形成して所定の構造を得、しかる後にモリブ
デン等の金属の補強板１０をアルミニウムなどのロウ材
を介して半導体基体１５裏面に接着させ、接着後前記半
導体基体１５の周縁部を削り落とし、適当な傾斜をつけ
てメサ構造とし、その後露出したＰＮ接合部１５ａを適
当な被覆材１８、例えばシリコンゴム等により被覆する
。今述べたものはサイリスクの製造方法の一例であり、
半導体基体１５０周縁部の傾斜づけはポジティブ及びネ
ガティブベベル構造となっているが、詳述はさけるがダ
ブルポジティブ構造やその他の構造をとることもある。
また被覆材１８はシリコンゴムの単一被覆となっている
が、ポリイミド樹脂とシリコンゴムの二重被覆となるこ
ともある。
が、ポリイミド樹脂とシリコンゴムの二重被覆となるこ
ともある。
第２図はサイリスクエレメントの周縁部の断面模式図を
示したものである。
示したものである。
今、サイリスクに、例えば順方向に電圧を印加すると、
第２図の斜線で示されるように、半導体基体１５中のＰ
Ｎ接合２０の両側に空乏層が形成され、これが印加電圧
を阻止することは周知のことである。このときサイリス
クエレメントの半導体基体１５の周縁のＰＮ接合露出部
１５３表面においては、第２図のように、点Ａから点Ｂ
まで空乏層が拡がり、その間で印加電圧を阻止している
。
第２図の斜線で示されるように、半導体基体１５中のＰ
Ｎ接合２０の両側に空乏層が形成され、これが印加電圧
を阻止することは周知のことである。このときサイリス
クエレメントの半導体基体１５の周縁のＰＮ接合露出部
１５３表面においては、第２図のように、点Ａから点Ｂ
まで空乏層が拡がり、その間で印加電圧を阻止している
。
ところが一般的に過大な電界のかかった固体表面では沿
面放電がおこる。第２図のものにおいては、点Ａと点Ｂ
との沿面に、印加電圧による電界がかかり、当該部で沿
面放電がおこり、サイリスクは電圧阻止能力を失う。し
たがって、普通は第２図に示されたように、当該部をシ
リコンゴム１８で被覆し、ＰＮ接合露出部１５ａを安定
化させるとともに、被覆により沿面距離を点Ｃから点り
というように伸ばして電界の緩和をはかり、沿面放電を
防いでいる。
面放電がおこる。第２図のものにおいては、点Ａと点Ｂ
との沿面に、印加電圧による電界がかかり、当該部で沿
面放電がおこり、サイリスクは電圧阻止能力を失う。し
たがって、普通は第２図に示されたように、当該部をシ
リコンゴム１８で被覆し、ＰＮ接合露出部１５ａを安定
化させるとともに、被覆により沿面距離を点Ｃから点り
というように伸ばして電界の緩和をはかり、沿面放電を
防いでいる。
ところがサイリスクが高耐圧化してゆくにつれて印加電
圧が高まり、従来のままでは沿面電界を緩和しきれなく
なってきた。
圧が高まり、従来のままでは沿面電界を緩和しきれなく
なってきた。
この発明は上記のような従来のものの問題点に鑑みてな
されたもので、ＰＮ接合露出部と金属補強板の側面の一
部または全部とにまたがって両者を被覆することにより
、沿面距離が充分とれる半導体装置およびその製造方法
を提供することを目的とじている。
されたもので、ＰＮ接合露出部と金属補強板の側面の一
部または全部とにまたがって両者を被覆することにより
、沿面距離が充分とれる半導体装置およびその製造方法
を提供することを目的とじている。
以下、この発明の一実施例を図について説明する。
第４図および第３図は本発明の一実施例による半導体装
置およびその製造方法を示す。図において、第１．２図
と同一符号は同一のものを示し、２１は本実施例方法に
おいて使用する、被覆材成型のための型である。
置およびその製造方法を示す。図において、第１．２図
と同一符号は同一のものを示し、２１は本実施例方法に
おいて使用する、被覆材成型のための型である。
以下、第３．第４図を用いて本発明の実施例を詳細に説
明する。
明する。
本実施例では従来例と同様に半導体基体１５を形成し、
これに金属補強板１０を接着し、その周縁部を切削した
後、該基体１５及び金属補強板１０を第３図に示される
ように成型用のプラスチックの型２１にはめこみ、そこ
へ硬化剤を混ぜたゲル状のシリコンゴムＡを流しこみ、
これを硬化させた後、型２１をはずして第４図に示され
るような構成としている。
これに金属補強板１０を接着し、その周縁部を切削した
後、該基体１５及び金属補強板１０を第３図に示される
ように成型用のプラスチックの型２１にはめこみ、そこ
へ硬化剤を混ぜたゲル状のシリコンゴムＡを流しこみ、
これを硬化させた後、型２１をはずして第４図に示され
るような構成としている。
この構造によると、シリコンゴムの表面の沿面距離は、
Ｅ−Ｆ−Ｇ−Ｈとなり、具体的には従来例で８難であっ
たのが、本実施例では１２鶴となり、これによりサイリ
スタの耐沿面放電性が向ヒする。
Ｅ−Ｆ−Ｇ−Ｈとなり、具体的には従来例で８難であっ
たのが、本実施例では１２鶴となり、これによりサイリ
スタの耐沿面放電性が向ヒする。
このように本実施例ではＰＮ接合露出部１５ａの他に陽
極電極である金属の補強板１０の側面の一部又は全部を
も覆うことにより、沿面距離を伸ばすことが可能となり
、従来のものに比較し、逆阻止サイリスクの耐沿面放電
性を大幅に向上できる。
極電極である金属の補強板１０の側面の一部又は全部を
も覆うことにより、沿面距離を伸ばすことが可能となり
、従来のものに比較し、逆阻止サイリスクの耐沿面放電
性を大幅に向上できる。
なお上記実施例では被覆材の形成にプラスチックの型を
用いたが、この型はこれに限定されるものではなく、他
の方法でも本発明の目的を達成できるものであればよい
。また上記実施例では周縁部の傾斜づけ構造がポジティ
ブ及びネガティブペベル構造で、被覆が単一被覆のサイ
リスクを例にとったが、本発明はこれに限定されるもの
ではなく、ダブルポジティブベベル構造やその他の構造
のものでもよく、二重被覆のサイリスクにおいては半導
体基体とシリコンゴムとの間にポリイミド樹脂の薄膜が
存在するだけで、上記実施例と同様の効果が得られる。
用いたが、この型はこれに限定されるものではなく、他
の方法でも本発明の目的を達成できるものであればよい
。また上記実施例では周縁部の傾斜づけ構造がポジティ
ブ及びネガティブペベル構造で、被覆が単一被覆のサイ
リスクを例にとったが、本発明はこれに限定されるもの
ではなく、ダブルポジティブベベル構造やその他の構造
のものでもよく、二重被覆のサイリスクにおいては半導
体基体とシリコンゴムとの間にポリイミド樹脂の薄膜が
存在するだけで、上記実施例と同様の効果が得られる。
また本発明はサイリスクだけでなく、同様な構造をもっ
た他の半導体装置、例えば、ダイオード、トランジスタ
等にも適用できることは明らかである。また上記実施例
では被覆材の形状を第４図のようにしたが、適当な型を
つくり、第５図のように被覆材にコルゲーション１８ａ
をつけることもできる。このようにすれば、沿面はＩ−
Ｊ−に−Ｌ−Ｍ−Ｎ〜Ｏとなり、さらに沿面距離が長く
することができる。
た他の半導体装置、例えば、ダイオード、トランジスタ
等にも適用できることは明らかである。また上記実施例
では被覆材の形状を第４図のようにしたが、適当な型を
つくり、第５図のように被覆材にコルゲーション１８ａ
をつけることもできる。このようにすれば、沿面はＩ−
Ｊ−に−Ｌ−Ｍ−Ｎ〜Ｏとなり、さらに沿面距離が長く
することができる。
以上のように、この発明に係る半導体装置およびその製
造方法によれば、ＰＮ接合露出部と金属補強板の側面の
一部または全部とにまたがって両者を被覆するようにし
た−ので、沿面距離を伸ばして沿面放電を防止でき、電
圧阻止能力を大幅に向上することができる効果がある。
造方法によれば、ＰＮ接合露出部と金属補強板の側面の
一部または全部とにまたがって両者を被覆するようにし
た−ので、沿面距離を伸ばして沿面放電を防止でき、電
圧阻止能力を大幅に向上することができる効果がある。
第１図は従来のサイリスクの断面模式図、第２図は第１
図のサイリスクの周縁部の断面模式図、第３図は本発明
の一実施例による半導体装置の製造方法を示す図、第４
図は第３図のサイリスクの周縁部の断面模式図、第５図
は本発明の他の実施例による半導体装置の断面模式図で
ある。 １０・・・金属補強板、１１・・・Ｐエミッタ層、１２
・・・Ｎベース層、１３・・・Ｐベース層、１４・・・
Ｎエミツタ層、１５・・・半導体基体、１６・・・陰極
電極、１７・・・ゲート電極、１８・・・被覆層、１９
．２０・・・ＰＮ接合、１５ａ・・・ＰＮ接合露出部、
２１・・・成型のための型。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 ゲル辣シリコンゴムＡ 第４図
図のサイリスクの周縁部の断面模式図、第３図は本発明
の一実施例による半導体装置の製造方法を示す図、第４
図は第３図のサイリスクの周縁部の断面模式図、第５図
は本発明の他の実施例による半導体装置の断面模式図で
ある。 １０・・・金属補強板、１１・・・Ｐエミッタ層、１２
・・・Ｎベース層、１３・・・Ｐベース層、１４・・・
Ｎエミツタ層、１５・・・半導体基体、１６・・・陰極
電極、１７・・・ゲート電極、１８・・・被覆層、１９
．２０・・・ＰＮ接合、１５ａ・・・ＰＮ接合露出部、
２１・・・成型のための型。 なお図中、同一符号は同−又は相当部分を示す。 代理人 大岩増雄 第１図 第２図 第３図 ゲル辣シリコンゴムＡ 第４図
Claims (2)
- （１） 少なくとも１つ以上のＰＮ接合を有し周縁部に
メサ型のＰＮ接合露出部が形成された半導体基体と、該
半導体基体の裏面にロウ材を介して接着された金属補強
板と、上記ＰＮ接合露出部及び上記金属補強板の側面の
一部または全部を両者にまたがって覆う被覆層とを備え
たことを特徴とする半導体装置。 - （２）半導体基体中に少なくとも１つ以上のＰＮ接合を
形成する工程と、上記半導体基体の裏面にロウ材を介し
て金属補強板を接着する工程と、上記半導体基体の周縁
部を削すメサ型のＰＮ接合露出部を形成する工程と、成
型用の型を用いて上記ＰＮ接合露出部及び上記金属補強
板の側面の一部または全部を両者にまたがって覆う被ｒ
ｉ層を形成する工程とを備えたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20652383A JPS6097672A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20652383A JPS6097672A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097672A true JPS6097672A (ja) | 1985-05-31 |
Family
ID=16524772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20652383A Pending JPS6097672A (ja) | 1983-11-01 | 1983-11-01 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097672A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152668A (ja) * | 1987-12-09 | 1989-06-15 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| EP0788152A2 (en) * | 1996-01-30 | 1997-08-06 | Kabushiki Kaisha Toshiba | Internal compression bonded semiconductor device with a chip frame enabling a longer creepage distance |
| JP2009049339A (ja) * | 2007-08-23 | 2009-03-05 | Denso Corp | 半導体装置の製造方法 |
| JP2009231321A (ja) * | 2008-03-19 | 2009-10-08 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
-
1983
- 1983-11-01 JP JP20652383A patent/JPS6097672A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01152668A (ja) * | 1987-12-09 | 1989-06-15 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| EP0788152A2 (en) * | 1996-01-30 | 1997-08-06 | Kabushiki Kaisha Toshiba | Internal compression bonded semiconductor device with a chip frame enabling a longer creepage distance |
| EP0788152A3 (en) * | 1996-01-30 | 1997-11-05 | Kabushiki Kaisha Toshiba | Internal compression bonded semiconductor device with a chip frame enabling a longer creepage distance |
| JP2009049339A (ja) * | 2007-08-23 | 2009-03-05 | Denso Corp | 半導体装置の製造方法 |
| JP2009231321A (ja) * | 2008-03-19 | 2009-10-08 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP4535151B2 (ja) * | 2008-03-19 | 2010-09-01 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| US7825017B2 (en) | 2008-03-19 | 2010-11-02 | Denso Corporation | Method of making silicon carbide semiconductor device having multi-layered passivation film with uneven surfaces |
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