JPS6093967A - Logical circuit with clock skew testing circuit - Google Patents
Logical circuit with clock skew testing circuitInfo
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- JPS6093967A JPS6093967A JP58202148A JP20214883A JPS6093967A JP S6093967 A JPS6093967 A JP S6093967A JP 58202148 A JP58202148 A JP 58202148A JP 20214883 A JP20214883 A JP 20214883A JP S6093967 A JPS6093967 A JP S6093967A
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Abstract
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は一相りロヴクを用いたディジタル装置のクロッ
クスキニー試験回路付論理回路に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention relates to a logic circuit with a clock skinny test circuit for a digital device using a one-phase ROV.
従来この種のｌ相りロックで動作する論理回路にはクロ
ックスキニーの試験回路が付与されていない。Conventionally, a clock skinny test circuit has not been provided to a logic circuit operating with this type of l-phase lock.
第１図に従来の論理回路のブロヴク図を示す。FIG. 1 shows a block diagram of a conventional logic circuit.
第１図の論理回路は情報信号５およびクロック１０ｔ−
人力とし情報信号６を出力とする第１のレジスタｌと、
情報信号６を入力とし情報信号７を出力とする組合せ論
理回路２と、情報信号７とクロック１１とを入力とし情
報信号８を出力する第２のレジスタ８と、基本クロック
９を入力としクロック１０および１１を出力とする第１
のクロック分配回路４と、それぞれ情報信号５および基
本クロック９を入力する入力端子５′２よび９′と、情
報信号８を出力する出力端子８′とから構成されている
。The logic circuit of FIG. 1 includes an information signal 5 and a clock 10t-
a first register l which is manually operated and outputs an information signal 6;
A combinational logic circuit 2 receives the information signal 6 as an input and outputs the information signal 7, a second register 8 receives the information signal 7 and the clock 11 as input and outputs the information signal 8, and a clock 10 receives the basic clock 9 as an input. and the first with output 11
, a clock distribution circuit 4, input terminals 5'2 and 9' for inputting an information signal 5 and a basic clock 9, respectively, and an output terminal 8' for outputting an information signal 8.
次に第１図を参照して、従来回路の動作を説明する。基
本クロック９が入力端子９′からＴｃ時間ごとに与えら
れると、入力端子５′から与えられた情報信号５が第１
のレジスタｌにクロック１０によりセットされ、その出
力である情報信号６が組合せ論理回路８に与えられた後
、定められた論理演算がなされて第２のレジスタ３へ、
情報信号７として、りａツクＩｆにより、第１のレジス
タ３へのセットよりもＴｃだけ遅れてセットされ、出力
端子８′から情報信号８として出力される。ここで、一
般に情報信号５． ６． ７． ８は複数である。Next, the operation of the conventional circuit will be explained with reference to FIG. When the basic clock 9 is applied from the input terminal 9' every Tc time, the information signal 5 applied from the input terminal 5' is
is set in the register l by the clock 10, and the output information signal 6 is given to the combinational logic circuit 8, after which a predetermined logical operation is performed and the signal is sent to the second register 3.
The information signal 7 is set by the link If with a delay of Tc from the setting to the first register 3, and is output as the information signal 8 from the output terminal 8'. Here, information signals 5. 6. 7. 8 is plural.
ここで、この動作が保証されるためには、次の■および
■に示す関係が成立しなければならない。Here, in order to guarantee this operation, the following relationships shown in (1) and (2) must be established.
ｔ １ｖｒＮ＋ ｔ ２ＭＩＮ ：２ΔＴＣ＋ ’ ３
ｈｏｌｄ 、、、、、、■（
ｈＭｚｘ＋ ｔ２ｙＨ＜Ｔｃ （ｔ３ｍ。霊、、＋Δ′
ｒす・・・・・・■ただし、ｔＩＭＩＮは第１のレジス
ターのクロックｌＯの入力から情報信号６の出力までの
最小遅延時間％ ｔｌＭＡＸは第１のレジスターのクロ
ック１゜の入力から情報信号６の出力までの最大遅延時
間、ｔ２ＭＩＮは組合せ論理回路２の情報信号６０入力
から情報信号７の出力までの最小遅延時間、１２ＭＡｌ
は組合せ論理回路２の情報信号６０人力から情報信号７
の出力までの最大遅延時間、±ΔＴｃはりｏ、）り１０
に対するりＣ！ヴク１１のスキューｔ３ｂｏ＋ａ ハ第
２のレジスタ３の最小ホールド時間、ｔ３．。Ｉｕｐ
は第２のレジスタ３の最小セットアツプ時間を示す。t 1vrN+ t 2MIN :2ΔTC+ ' 3
hold , , , , ■( hMzx+ t2yH<Tc (t3m. spirit, ,+Δ'
r...■ However, tIMIN is the minimum delay time % from the input of the clock lO of the first register to the output of the information signal 6, and tlMAX is the minimum delay time % from the input of the clock 1° of the first register to the output of the information signal 6. t2MIN is the maximum delay time from the input of information signal 60 of combinational logic circuit 2 to the output of information signal 7, 12MAl
is the information signal 7 from the information signal 60 of the combinational logic circuit 2
Maximum delay time until output, ±ΔTc = o, ) = 10
Against C! Skew of Vku 11 t3bo+a c Minimum hold time of second register 3, t3. . Iup
indicates the minimum set-up time of the second register 3.
したがって、クロック１０と１１とのスキニー±ΔＴｃ
の偏差が大きくなると、第１図に示す論理演算回路が正
常に動作じないことになる。Therefore, the skinny ±ΔTc of clocks 10 and 11
If the deviation becomes large, the logical operation circuit shown in FIG. 1 will not operate normally.
しかしながら、従来、通常の状態で動作している場合％
２つのクロックｌＯおよびＩＩは１つのクロック９か
ら第１のクロック分配回Ｍ４ｔ−経て出力されるため、
スキューを人為的に大きくしてこの論理演算回路の動作
を試験することはできない。そのため、温度変動やｗＬ
ＥＥ変動に対してこの論理演算回路が正常に動作するか
どうかの予測がむずかしく動作信頼度が明確でないとい
う欠点がある。However, traditionally, when operating under normal conditions, %
Since the two clocks IO and II are output from one clock 9 via the first clock distribution circuit M4t-,
The operation of this logical operation circuit cannot be tested by artificially increasing the skew. Therefore, temperature fluctuation and wL
There is a drawback that it is difficult to predict whether or not this logical operation circuit will operate normally with respect to EE fluctuations, and the reliability of its operation is not clear.
本発明の目的は、同相クロックで動作する複数のレジス
タ等の保持回路を有する論理演算回路にし
おいて、クロックスキューの試験を可能に動作信頼度の
高い論理演算回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a logic operation circuit having a holding circuit such as a plurality of registers that operates with a common phase clock, and which is capable of testing clock skew and has high operational reliability.
本発明の他の目的は、特に前記論理演算回路が単一の半
導体基板上に形成された集積回路のりａツクスキニーの
試験を可能に動作信頼度の高い集積回路を提供すること
にある。Another object of the present invention is to provide an integrated circuit with high operational reliability, which makes it possible to test the skinny of an integrated circuit in which the logic operation circuit is formed on a single semiconductor substrate.
本発明の他の目的は、前記集積回路が実装ケースに搭載
された状態ではクロックスキー−試験用端子が追加され
ることなく、前記実装ケースに搭５−
載される以前に前記集積回路としてクロックスキ−の試
験が可能な集積口ｉｎ提供することにある。Another object of the present invention is that when the integrated circuit is mounted on a mounting case, clock key test terminals are not added, and the clock key test terminal is not added to the integrated circuit as the integrated circuit before it is mounted on the mounting case. The purpose is to provide a collection port in which keys can be tested.
本発明の回路は、外部から供給される情報信号を保持す
る第１の信号保持手段と、前記第１の信号保持手段から
供給される情報信号に所定の論理演算を行なう論理演算
手段と、前記論理演算手段から供給される情報信号を保
持する第２の信号保持手段と、前記第１の信号保持手段
と前記第２の信号保持手段とに同相のクロ・Ｉりを供給
する第１の供給状態と予め定めた位相差のクロックを供
給する第２の供給状態とを有するクロック供給手段とを
含んで構成される。The circuit of the present invention includes: a first signal holding means for holding an information signal supplied from the outside; a logical operation means for performing a predetermined logical operation on the information signal supplied from the first signal holding means; a second signal holding means for holding the information signal supplied from the logic operation means; and a first supply supplying in-phase black and I signals to the first signal holding means and the second signal holding means. and a second supply state for supplying a clock with a predetermined phase difference.
〔実施例の説明〕 次に本発明について図面を参照して詳細に説明する。[Explanation of Examples] Next, the present invention will be explained in detail with reference to the drawings.
第２図は本発明の第１の実施例全示すブロック図である
。第２図のクロックスキュー試験回路付論理回路は第１
のレジスタｌと、組合せ論理回路２６−
と、第２のレジスタ３と％情報信号５． ６． ７゜８
と、クロック１０．１１と、基本クロック９ヒ−！−入
力端子５／、９／ と、出力端子８′と、基本クロ・ツ
ク９を入力とし遅延りａツク２８を出力する第１の遅延
回路２２と、基本りａツク９を入力とし遅延クロック２
４全出力する第２の遅延回路２３と、基本クロ・ツク９
と遅延クロック２８と選択信号２５とを入力としクロッ
ク１ｏを出力とする第２の分配口Ｍ２０と、基本クロッ
ク９と遅延クロック２４と選択信号２６とを入力とじク
ロック１１を出力とする第３０クロツク分配回路２１と
、それぞれ選択信号２５．２６を与える入力端子２５’
、２６’とを単一の半導体基板２７上に含んで構成され
る。FIG. 2 is a block diagram showing the entire first embodiment of the present invention. The logic circuit with clock skew test circuit in Figure 2 is
, the combinational logic circuit 26-, the second register 3, and the % information signal 5. 6. 7゜8
And the clock is 10.11, and the basic clock is 9! - input terminals 5/, 9/, an output terminal 8', a first delay circuit 22 which receives the basic clock 9 as input and outputs a delay clock 28; 2
A second delay circuit 23 that outputs all 4 outputs, and a basic clock 9
a second distribution port M20 which inputs the delayed clock 28 and the selection signal 25 and outputs the clock 1o; and a 30th clock which inputs the basic clock 9, the delayed clock 24 and the selection signal 26 and outputs the clock 11. a distribution circuit 21 and input terminals 25' providing selection signals 25 and 26, respectively;
, 26' on a single semiconductor substrate 27.
次に第２図を参照してその動作を説明する。基本動作に
おりては、クロック１ｏおよびｌｌとして、第１図の従
来回路と同様に、入力端子２５１２６′から与えられる
選択信号２５．２６にょハ第２．第３のクロック分配回
路２０．２１において基本クロック９が選択されて与え
られる。Next, the operation will be explained with reference to FIG. In the basic operation, clocks 1o and 11 are used as selection signals 25, 26, 2, and 2, which are applied from an input terminal 25126', similar to the conventional circuit shown in FIG. The basic clock 9 is selected and applied to the third clock distribution circuit 20.21.
試験動作にお員ては、（１）選択信号２５．２６により
クロック９および遅延クロック２４がそれぞれ選択回路
２０および２１で選択されてクロック１０および１１が
出力されて、クロック１１は基本動作に比べて、δ２Ｔ
Ｃ遅れ、（２）選択信号２５゜２６によジ遅延クロック
°２８およびクロック９がそれぞれ選択回路２０および
２１で選択されてクロック１０および１１が出力されて
、クロック１０は基本動作に比べてδＩＴＣ遅れる。In the test operation, (1) the selection signals 25 and 26 select the clock 9 and the delayed clock 24 in the selection circuits 20 and 21, respectively, and output the clocks 10 and 11, and the clock 11 is different from the basic operation. , δ2T
(2) Delayed clocks 28 and 9 are selected by selection circuits 20 and 21, respectively, by selection signals 25 and 26, and clocks 10 and 11 are output, and clock 10 has a delay of δITC compared to the basic operation. I'll be late.
すなわち、試験動作（１）では、前述の式■が次式■′
となる。That is, in test operation (1), the above equation ■ becomes the following equation ■'
becomes.
ｔＩＭＩＮ＋ｔ２ＭＩＮ〉ＡＴＣ十ｔａｂｅｌｄ＋δ２
’ｒｃ ・−・−■′すなわちδ２’Ｉ’ｃだけ最小遅
延時間が大きくならなければ正常動作せず、試験動作（
匂では、前述の式■が次式■′となる。tIMIN+t2MIN>ATC+tabeld+δ2
'rc ・-・-■' In other words, unless the minimum delay time increases by δ2'I'c, normal operation will not occur, and test operation (
For scents, the above equation (■) becomes the following equation (■').
ｔ１ｍｘ＋ｈｖＡｘ＜：Ｔｃ （’ｘｍ。□、＋ΔＴｃ
＋δＩＴｃ）・・・■′すなわち、δｔ’Ｉ’ｃだけ最
大遅延時間が小さくならなければ正常動作しない。t1mx+hvAx<:Tc ('xm.□, +ΔTc
+δITc)...■' In other words, normal operation will not occur unless the maximum delay time is reduced by δt'I'c.
したがって、試験動作１１１． ＋ａにおいて正常に動
作すれば温度変化、ＩＩ王変化等による動作余裕がある
ことを標準状態で確認することができる。Therefore, test operation 111. If it operates normally at +a, it can be confirmed in the standard state that there is an operating margin due to temperature changes, King II changes, etc.
次に第３図に本発明の第２の実施例のブロック図を示す
。第３図のクロックスキュー試験回路付論理回路は第１
のレジスタｌと、組合せ論理回路２と、第２のレジスタ
３と、情報信号５，６，７゜８、クロックＩＯ，１１と
、基本クロック９と、ｆ入力端子５′、９′と、出力端
子８′と基本クロック９を入力とじクロックｌＯを出力
とする第４のクロック分配回路３０と、基本クロック９
と外部クロック３２および選択信号３３とを入力としク
ロック１１を出力とする第５のクロック分配回路３１と
、それぞれ外部クロック３２および選択信号３３を与え
る入力端子３２’ 、３３’とを単一の半導体基板３４
上に含んで構成される。Next, FIG. 3 shows a block diagram of a second embodiment of the present invention. The logic circuit with clock skew test circuit in Figure 3 is the first one.
register l, combinational logic circuit 2, second register 3, information signals 5, 6, 7° 8, clock IO, 11, basic clock 9, f input terminals 5', 9', output A fourth clock distribution circuit 30 which inputs the terminal 8' and the basic clock 9 and outputs the clock lO, and the basic clock 9.
A fifth clock distribution circuit 31 which inputs an external clock 32 and a selection signal 33 and outputs a clock 11, and input terminals 32' and 33' which respectively supply an external clock 32 and a selection signal 33 are integrated into a single semiconductor. Board 34
It consists of the above.
次に第３図を参照してその動作を説明する。基本動作に
おいては、りａツク１０および１１として、第１図の従
来回路と同様に、入力端子３３′から与えられる選択信
号３３により第４．第５のクロック分配回路において基
本クロック９が出力される。Next, the operation will be explained with reference to FIG. In the basic operation, as the links 10 and 11, the 4th. A basic clock 9 is output from the fifth clock distribution circuit.
９−
試験動作においては５選択信号３３によりそれぞれクロ
ック９および外部クロック３２が第４゜第５のクロック
分配回路から出力される。したがって、外部クロック３
２ｆｔ任意に変化さぜれは。9- In the test operation, the clock 9 and the external clock 32 are outputted from the 4th and 5th clock distribution circuits by the 5 selection signal 33, respectively. Therefore, external clock 3
2ft may be changed arbitrarily.
式■、■の動作条件の動作余裕を試験できる。It is possible to test the operating margin under the operating conditions of formulas ■ and ■.
以上説明し文５本発明の第１．第２の実施例で試験用端
子２５’、 ２６’および３２’、 ３３’は単一の半
導体集積回路チップ上に含まれているが。As explained above, sentence 5 is the first aspect of the present invention. In the second embodiment, the test terminals 25', 26' and 32', 33' are included on a single semiconductor integrated circuit chip.
これら集積回路チップ段階で試験を行なえば、後に実装
ケースに収容する場合、実装ケースの端子に接続される
必要はなく、これらの集積回路チップの端子は基本動作
状態に実装ケース収容段階で固定するか、あるいはこれ
ら端子を未接続とすると基本動作状態になるような回路
構成をとうて、実装ケースの端子としては省略すること
ができる。If these integrated circuit chips are tested at the stage, they do not need to be connected to the terminals of the packaging case when they are later housed in a packaging case, and the terminals of these integrated circuit chips are fixed in their basic operating state when they are housed in the packaging case. Alternatively, if these terminals are configured so that they are in a basic operating state when left unconnected, they can be omitted as terminals in the mounting case.
本発明には以上説明したように、−相クロックで動作す
る複数のレジスタ等の保持回路を有する論理演算回路に
おいて、クロックスキューの試験を可能にして、温度変
動、を源変動等の動作余裕１６
を標準状態で試験することができ動作信頼度を向上でき
るという効果がある。As explained above, the present invention makes it possible to test clock skew in a logic operation circuit having holding circuits such as a plurality of registers that operate with a -phase clock, and to reduce temperature fluctuations and source fluctuations. This has the effect of improving operational reliability by allowing tests to be performed under standard conditions.
また本発明には、特に−相クロックで動作する複数のレ
ジスタ等の保持回路を有する論理演算回路を単一の半導
体基板上に構成する集積回路において、クロックスキニ
ーの試験が可能であり、動作余裕の確認が標準状態で可
能であって動作信頼度を向上でさ、しかもこれら集積回
路が実装ケースに実装された状態ではクロックスキー−
試験用端子が追加されることなく、実装ケースに搭載さ
れる以前にりａツクスキー−の試験が出来るという効果
がある。In addition, the present invention enables clock skinny testing, particularly in integrated circuits in which logical operation circuits having holding circuits such as a plurality of registers that operate with a -phase clock are configured on a single semiconductor substrate, and operating margins are achieved. It is possible to check the clock key in the standard state, improving operational reliability, and when these integrated circuits are mounted in the mounting case, the clock key -
There is an effect that the test key can be tested before it is mounted on the mounting case without adding test terminals.
第１図は従来回路を示すブロック図、第２図は本発明の
第１の実施例を示すブロック図および第３図は本発明の
第２の実施例を示すブロック図である。
■・・・・・・第１のレジスタ、２・・・・・・組合せ
論理回路。
３・・・・・・第２のレジスタ、４・・・・・・第１の
クロック分配回路、５． ６． ７． ８・・・・・・
情報信号、９−・・・・・基本クロック％ ｔｏ、１１
・・・・・・クロックｂ５′、９’１２５’、２６’、
３２’、３３’・・・・・・入力端子、２０・・・・・
・第２のクロック分配回路、２１・・・・・・第３のり
ａツク分配回路、２２・・・・・・第１の遅延回路、２
３・・・・・・第２の遅延回路、２４．２８・・・・・
・遅延クロック、２５．２６・・・・・・選択信号、２
７．３４・・・・・・単一の半導体基板％ ３０・・・
・・・第４のクロ・ツク分配回路、３１・・・・・・第
５のクロック分配回路、３２・・・・・・外部クロック
、３３・・・・・・選択信号。FIG. 1 is a block diagram showing a conventional circuit, FIG. 2 is a block diagram showing a first embodiment of the present invention, and FIG. 3 is a block diagram showing a second embodiment of the present invention. ■...First register, 2...Combinational logic circuit. 3... Second register, 4... First clock distribution circuit, 5. 6. 7. 8...
Information signal, 9-... Basic clock % to, 11
...Clock b5', 9'125', 26',
32', 33'... Input terminal, 20...
・Second clock distribution circuit, 21...Third clock distribution circuit, 22...First delay circuit, 2
3...Second delay circuit, 24.28...
・Delay clock, 25.26...Selection signal, 2
7.34...Single semiconductor substrate% 30...
...Fourth clock distribution circuit, 31...Fifth clock distribution circuit, 32...External clock, 33...Selection signal.
Claims (1)
信号保持手段と。 前記第１の信号保持手段から供給される情報信号に所定
の論理演算を行なう論理演算手段と。 前記論理演算手段から供給される情報信号を保持する第
２の信号保持手段と。 前記第１の信号保持手段と前記第２の信号保持手段とに
同相のクロックを供給する第１の供給状態と予め定めた
位相差のクロックを供給する第２の供給状態とを有する
クロック供給手段とを含むことを特徴とするクロックス
キュー試験回路付論理回路。 （２） 第１の信号保持手段と論理演算手段と第２の信
号保持手段とクロック供給手段とを単一の半導体基板上
に含むことを特徴とする特ｆｆＦ請求の範囲第＋１）項
記載のクロックスキュー試験回路付論理回路。 （３） クロック供給手段は実装ケースに収容した場合
には第１の供給状態に固定されることを特徴とする特許
請求の範囲第（２）項記載のクロックスキニー試験回路
付論理回路。[Claims] +1) First signal holding means for holding an information signal supplied from the outside. and logical operation means for performing a predetermined logical operation on the information signal supplied from the first signal holding means. and second signal holding means for holding the information signal supplied from the logical operation means. Clock supply means having a first supply state in which a clock having the same phase is supplied to the first signal holding means and the second signal holding means and a second supply state in which a clock having a predetermined phase difference is supplied to the first signal holding means and the second signal holding means. A logic circuit with a clock skew test circuit, comprising: (2) Claim No. +1) characterized in that the first signal holding means, the logic operation means, the second signal holding means, and the clock supply means are included on a single semiconductor substrate. Logic circuit with clock skew test circuit. (3) A logic circuit with a clock skinny test circuit according to claim (2), wherein the clock supply means is fixed in the first supply state when housed in a mounting case.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202148A JPS6093967A (en) | 1983-10-28 | 1983-10-28 | Logical circuit with clock skew testing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58202148A JPS6093967A (en) | 1983-10-28 | 1983-10-28 | Logical circuit with clock skew testing circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6093967A true JPS6093967A (en) | 1985-05-25 |
Family
ID=16452754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58202148A Pending JPS6093967A (en) | 1983-10-28 | 1983-10-28 | Logical circuit with clock skew testing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093967A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08166428A (en) * | 1994-12-16 | 1996-06-25 | Nec Corp | Test circuit |
| JPH0934585A (en) * | 1995-07-20 | 1997-02-07 | Nec Corp | Semiconductor integrated circuit |
| US6967503B2 (en) | 1999-07-12 | 2005-11-22 | Kabushiki Kaisha Toshiba | Comparator |
-
1983
- 1983-10-28 JP JP58202148A patent/JPS6093967A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH08166428A (en) * | 1994-12-16 | 1996-06-25 | Nec Corp | Test circuit |
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| US6967503B2 (en) | 1999-07-12 | 2005-11-22 | Kabushiki Kaisha Toshiba | Comparator |
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