JPS6093882A - バ−スト検出同期回路 - Google Patents
バ−スト検出同期回路Info
- Publication number
- JPS6093882A JPS6093882A JP58201595A JP20159583A JPS6093882A JP S6093882 A JPS6093882 A JP S6093882A JP 58201595 A JP58201595 A JP 58201595A JP 20159583 A JP20159583 A JP 20159583A JP S6093882 A JPS6093882 A JP S6093882A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- burst
- output
- window comparator
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/455—Generation of colour burst signals; Insertion of colour burst signals in colour picture signals or separation of colour burst signals from colour picture signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Synchronizing For Television (AREA)
- Television Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高品位テレビジョン（ＴＶ）等のように、バ
ースト信号を同期信号として使用している信号の同期に
使用するバースト検出同期回路に２ｔ・−・ 関するものである。
ースト信号を同期信号として使用している信号の同期に
使用するバースト検出同期回路に２ｔ・−・ 関するものである。
従来例の構成とその問題点
第１図は従来のバースト検出同期回路を示している。以
下にこの従来例の構成について第１図とともに説明する
。第１図において１は帯域フィルタであり、この帯域フ
ィルタ１には入力信号７が入力される。また、帯域フィ
ルタ１の出力は引算回路２と４に入力される。引算回路
２の他方の入力には、減衰回路６の出力が入力される。
下にこの従来例の構成について第１図とともに説明する
。第１図において１は帯域フィルタであり、この帯域フ
ィルタ１には入力信号７が入力される。また、帯域フィ
ルタ１の出力は引算回路２と４に入力される。引算回路
２の他方の入力には、減衰回路６の出力が入力される。
引算回路２の出力は遅延回路３に入力され、遅延回路３
の出力は引算回路４の他方の入力に入力される。
の出力は引算回路４の他方の入力に入力される。
引算回路４の出力はウィンドコンパレータ５と減衰回路
６に入力され、ウィンドコンパレータ５より同期パルス
８が出力される。
６に入力され、ウィンドコンパレータ５より同期パルス
８が出力される。
次に、上記従来例の動作について説明する。第１図にお
いて入力信号７として第２図のような信号を加える。こ
の入力信号７は映像信号に同期信号としてバーストを付
加したもので、バーストの極性は１回毎に反転している
ものである。また、バーストの周期は時間τ９とし、こ
れは映像の１う３ 、・ ・ インに相当するものとする。いま仮に引算回路２に減算
回路６からの入力がないとすると、入力信号７は帯域フ
ィルタ１でバースト周波数付近以外の周波数成分を減衰
させられた後、そのま捷遅延回路３に入力される。引算
回路４は、遅延回路３の入出力の差をとることになるが
、遅延回路３の遅延時間はτ。であるので、ちょうど］
ライン前の信号との差をとることになる。１ライン前の
信号は第２図より明らかなようにバーストは極性が反対
であり、映像信号はライン間の相関が強くほぼ同じ信号
であるから、結局引算回路４の出力は映像信号が抑圧さ
れ、バーストのみとなる。更に、その出力を減衰回路６
を通して引算回路２に加えることによって正帰還がかか
り、映像信号の抑圧度は増すことになる。このようにし
て抽出されたバーストは、第３図のようにゆるやかに立
上る波形をしており、また１回毎に極性が反転している
。
いて入力信号７として第２図のような信号を加える。こ
の入力信号７は映像信号に同期信号としてバーストを付
加したもので、バーストの極性は１回毎に反転している
ものである。また、バーストの周期は時間τ９とし、こ
れは映像の１う３ 、・ ・ インに相当するものとする。いま仮に引算回路２に減算
回路６からの入力がないとすると、入力信号７は帯域フ
ィルタ１でバースト周波数付近以外の周波数成分を減衰
させられた後、そのま捷遅延回路３に入力される。引算
回路４は、遅延回路３の入出力の差をとることになるが
、遅延回路３の遅延時間はτ。であるので、ちょうど］
ライン前の信号との差をとることになる。１ライン前の
信号は第２図より明らかなようにバーストは極性が反対
であり、映像信号はライン間の相関が強くほぼ同じ信号
であるから、結局引算回路４の出力は映像信号が抑圧さ
れ、バーストのみとなる。更に、その出力を減衰回路６
を通して引算回路２に加えることによって正帰還がかか
り、映像信号の抑圧度は増すことになる。このようにし
て抽出されたバーストは、第３図のようにゆるやかに立
上る波形をしており、また１回毎に極性が反転している
。
ウィンドコンパレータ５は入力電圧の絶対値がある値を
越えると出力が反転するので、第４図（ｃ）に示すよう
にウィンドコンパレータ５の出力は、入力信号（第４図
（ａ）、 （＋）） ）の極性を問わず一定のタイミン
グとなる。よってこの出力を同期パルス８として時間の
基準にすることに」：す、映像の同期をとることができ
る。また、抽出されたバーストに位相の合ったクロック
を作ることができる。しかしながら、上記従来例におい
ては、回路を構成する各ブロックが全てアナログ回路で
あり、温度変化や経時変化によりレベル変動、遅延時間
変動等を起こし、同期パルスのタイミングが変化する問
題点があった。また、遅延素子等、大型で高価な部品を
使わねばならず、コストがかかる欠点もあった。
越えると出力が反転するので、第４図（ｃ）に示すよう
にウィンドコンパレータ５の出力は、入力信号（第４図
（ａ）、 （＋）） ）の極性を問わず一定のタイミン
グとなる。よってこの出力を同期パルス８として時間の
基準にすることに」：す、映像の同期をとることができ
る。また、抽出されたバーストに位相の合ったクロック
を作ることができる。しかしながら、上記従来例におい
ては、回路を構成する各ブロックが全てアナログ回路で
あり、温度変化や経時変化によりレベル変動、遅延時間
変動等を起こし、同期パルスのタイミングが変化する問
題点があった。また、遅延素子等、大型で高価な部品を
使わねばならず、コストがかかる欠点もあった。
発明の目的
本発明は、上記従来例の問題点、欠点を除去するもので
あり、温度、経時変化に対して安定なバースト検出同期
回路を安価に提供することを目的とするものである。
あり、温度、経時変化に対して安定なバースト検出同期
回路を安価に提供することを目的とするものである。
発明の構成
本発明は、上記目的を達成するだめに、回路の大部分を
ディジタル化し、バースト信号をゲイン５−・、−−・ タル化した時の特有のパターンを検出し、同期パルスを
発生するもので、回路のディジタル化により、対温度、
経時安定度を増し、かつコストを下げる効果を得るもの
である。
ディジタル化し、バースト信号をゲイン５−・、−−・ タル化した時の特有のパターンを検出し、同期パルスを
発生するもので、回路のディジタル化により、対温度、
経時安定度を増し、かつコストを下げる効果を得るもの
である。
実施例の説明
以下に本発明の一実施例の構成について、図面とともに
説明する。
説明する。
第５図において９は入力信号であり、この入力信号９は
ウィンドコンパレータ１０と（（１）ピークホールド回
路１４と←）ピークホールド回路１５に入力される。ま
だ、（１）ピークホールド回路１４、（→ピークホール
ド回路１５の出力はウィンドコンパレータ１０に基準電
圧を与えるだめに入力される。
ウィンドコンパレータ１０と（（１）ピークホールド回
路１４と←）ピークホールド回路１５に入力される。ま
だ、（１）ピークホールド回路１４、（→ピークホール
ド回路１５の出力はウィンドコンパレータ１０に基準電
圧を与えるだめに入力される。
ウィンドコンパレータ１０の出力はシフトレジスタ１１
に入力され、シフトレジスタ１１とパターンゼネレータ
１３の出力はディジタルコンパレータ１２に入力され、
ディジタルコンパレータ１２より同期パルス１６が出力
される。また、シフトレジスタ１１には、バーストから
作られ、バーストに位相の合ったクロック１７が入力さ
れる。
に入力され、シフトレジスタ１１とパターンゼネレータ
１３の出力はディジタルコンパレータ１２に入力され、
ディジタルコンパレータ１２より同期パルス１６が出力
される。また、シフトレジスタ１１には、バーストから
作られ、バーストに位相の合ったクロック１７が入力さ
れる。
６１“ 二゛
次に、上記実施例の動作について説明する。第５図にお
いて入力信号９として第２図の」：うな波形を加える。
いて入力信号９として第２図の」：うな波形を加える。
（１）ピークホールド回路１４と（→ピークホールド回
路１５．は、それぞれバーストの（」→ビークと（＝）
ピークをホールドしてその電圧をウィンドコンパレータ
１０に加える。ウィンドコンパレータ１０は、このピー
ク電圧を分圧することにより第６図（ａ）に示すよう々
正負のしきい値を得ている。この動作により、映像信号
の直流値が変動してもウィンドコンパレータ１０のしき
い値は、バーストに対して一定のレベルに保つことがで
きる。
路１５．は、それぞれバーストの（」→ビークと（＝）
ピークをホールドしてその電圧をウィンドコンパレータ
１０に加える。ウィンドコンパレータ１０は、このピー
ク電圧を分圧することにより第６図（ａ）に示すよう々
正負のしきい値を得ている。この動作により、映像信号
の直流値が変動してもウィンドコンパレータ１０のしき
い値は、バーストに対して一定のレベルに保つことがで
きる。
その時のウィンドコンパレータ】Ｏの出力を第６図（ｂ
）に示す。更にこの出力をシフトレジスタ１１のシリア
ル入力に加えて、クロック１７として第６図（Ｃ）のよ
うな位相のものを加えると、シフトレジスタ１１のパラ
レル出力として第６図（Ｃ）に示すような、■とＯの交
番したパターンが得られる。
）に示す。更にこの出力をシフトレジスタ１１のシリア
ル入力に加えて、クロック１７として第６図（Ｃ）のよ
うな位相のものを加えると、シフトレジスタ１１のパラ
レル出力として第６図（Ｃ）に示すような、■とＯの交
番したパターンが得られる。
これはバースト特有のパターンであるので、予じめパタ
ーンゼネレータ１３で作ったこのパターンと、シフトレ
ジスタ１１のパラレル出力とをディ７ベ〜′ ジタルコンパレータ】２で比較することにより、その一
致信号を同期パルス】６として、バースト位置を検出で
きる。映像信号中に、バーストと同じ信号が含まれるこ
とは確率的に低いが、起こり得ぬことではないので、同
期パルスの周期性を利用して保護をかけて誤同期を防ぐ
ことができる。
ーンゼネレータ１３で作ったこのパターンと、シフトレ
ジスタ１１のパラレル出力とをディ７ベ〜′ ジタルコンパレータ】２で比較することにより、その一
致信号を同期パルス】６として、バースト位置を検出で
きる。映像信号中に、バーストと同じ信号が含まれるこ
とは確率的に低いが、起こり得ぬことではないので、同
期パルスの周期性を利用して保護をかけて誤同期を防ぐ
ことができる。
本実施例においては、アナログ回路部分が少なく、また
遅延素子等高価で大型の部品を使わなくて済むので、温
度等に対して安定でかつ安価にできる。
遅延素子等高価で大型の部品を使わなくて済むので、温
度等に対して安定でかつ安価にできる。
発明の効果
本発明は上記のような構成であり、以下に示す効果が得
られるものである。
られるものである。
（ａ） アナログ回路部分を、ウィンドコンパレータと
ピークホールドのみとしているので、温度、経時変動に
対し安定である。
ピークホールドのみとしているので、温度、経時変動に
対し安定である。
（ｂ）遅延素子等の大型で高価彦特殊部品を使用してい
ないので、回路が小型、安価にできる。
ないので、回路が小型、安価にできる。
第１図は従来のバースト検出同期回路のプロ７７図、第
２図はバースト検出同期回路に入力する複合映像信号の
波形図、第３図は第１図中のウィンドコンパレータに入
力される波形図、第１図は同ウィンドコンパレータの動
作説明図、第５図は本発明の一実施例におけるバースト
検出同期回路のプａツク図、第６図（ａ）〜（Ｃ）は同
バースト検出同期回路の動作説明図である。 ９・・・入力信号、１０・・・ウィンドコンパレータ、
１１・・・シフトレジスタ、１２・・・ディジタルコン
パレータ、１３・・・パターンゼネレータ、１４・・・
（１）ピークホールド回路、１５・・・（→ピークホー
ルド回路、１６・・・同期パルス、１７・・・クロック
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
４ 図 第６図
２図はバースト検出同期回路に入力する複合映像信号の
波形図、第３図は第１図中のウィンドコンパレータに入
力される波形図、第１図は同ウィンドコンパレータの動
作説明図、第５図は本発明の一実施例におけるバースト
検出同期回路のプａツク図、第６図（ａ）〜（Ｃ）は同
バースト検出同期回路の動作説明図である。 ９・・・入力信号、１０・・・ウィンドコンパレータ、
１１・・・シフトレジスタ、１２・・・ディジタルコン
パレータ、１３・・・パターンゼネレータ、１４・・・
（１）ピークホールド回路、１５・・・（→ピークホー
ルド回路、１６・・・同期パルス、１７・・・クロック
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第
４ 図 第６図
Claims (1)
- バースト信号を含む入力信号を２値化するウィンドコン
パレータと、このウィンドコンパレータの出力の時系列
信号を並列に変換するシフトレジスタと、並列ディジタ
ル信号を発生するパターンゼネレータと、上記シフトレ
ジスタの出力の並列パターンと上記パターンゼネレータ
の出力の並列パターンとを比較するディジタルコンパレ
ータからなり、入力信号中のバースト信号を２値化した
パターンと、上記パターンゼネレータで作られるパター
ンの一致を検出し、入力信号の同期をとることを特徴と
するバースト検出同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201595A JPS6093882A (ja) | 1983-10-27 | 1983-10-27 | バ−スト検出同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201595A JPS6093882A (ja) | 1983-10-27 | 1983-10-27 | バ−スト検出同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093882A true JPS6093882A (ja) | 1985-05-25 |
| JPH0113268B2 JPH0113268B2 (ja) | 1989-03-06 |
Family
ID=16443656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201595A Granted JPS6093882A (ja) | 1983-10-27 | 1983-10-27 | バ−スト検出同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093882A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5228313A (en) * | 1989-09-14 | 1993-07-20 | Sanyo Electric Co., Ltd. | Low-temperature storage case |
-
1983
- 1983-10-27 JP JP58201595A patent/JPS6093882A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5228313A (en) * | 1989-09-14 | 1993-07-20 | Sanyo Electric Co., Ltd. | Low-temperature storage case |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0113268B2 (ja) | 1989-03-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960028392A (ko) | 엔티에스씨 간섭 검출기 | |
| JPS6093882A (ja) | バ−スト検出同期回路 | |
| KR920020856A (ko) | 동기 클록 발생 회로 | |
| JPS6094579A (ja) | バ−スト検出同期方法 | |
| JP2864143B2 (ja) | 信号検出回路 | |
| US5349387A (en) | Apparatus for detecting polarity of an input signal | |
| KR950002212Y1 (ko) | 수직동기 분리회로 | |
| KR900005776A (ko) | 텔레비젼 신호 처리용 회로장치 | |
| JPS6039365A (ja) | 周期的パルス状ノイズ除去装置 | |
| SU1667268A1 (ru) | Устройство предварительной синхронизации | |
| SU746571A1 (ru) | Устройство дл вычитани и суммировани последовательностей импульсов с импульсами опорной частоты | |
| JPH0271638A (ja) | タイミング信号発生装置 | |
| JPS5552633A (en) | Pulse multiplication unit | |
| JPH0218636B2 (ja) | ||
| JPH07162309A (ja) | データ同期回路 | |
| JPS6057736B2 (ja) | Ａ−ｄ変換器 | |
| JPS537165A (en) | Synchronism detecting circuit of phase control circuit | |
| JPS62200944A (ja) | フレームパルス保護回路 | |
| KR950035184A (ko) | 직렬 비트 스트림의 동기 에러 보상 회로 | |
| JPH0583094A (ja) | フイルター回路 | |
| JPS5629729A (en) | Internal timing digital synchronizing interface circuit | |
| JPS5654154A (en) | Test method for digital signal generator | |
| JPS5479017A (en) | Sector clock generating system | |
| JPH04180365A (ja) | ノイズパルス除去回路 | |
| JPS6085640A (ja) | フレ−ム同期回路 |