JPS6092636A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6092636A JPS6092636A JP20144783A JP20144783A JPS6092636A JP S6092636 A JPS6092636 A JP S6092636A JP 20144783 A JP20144783 A JP 20144783A JP 20144783 A JP20144783 A JP 20144783A JP S6092636 A JPS6092636 A JP S6092636A
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- JP
- Japan
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- solder
- nickel
- plating
- external lead
- semiconductor device
- Prior art date
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はセラミ、クパッケージにチップを気密封止する
半導体装置の製造方法に関する０〔発明の技術的背景お
よびその問題点〕技術を説明する。第１図は従来装置の
一構成例の平面図である。セラミックパッケー−）ｉに
は外部リードコが取り付けられ、テップ載置用ペッドに
はチップ３が設けられる。そして、テップ載置用ペッド
はウェルドリンＩに囲まれ、その上にキャップダがシー
ム溶接され、テップ３が気密封止されている。
半導体装置の製造方法に関する０〔発明の技術的背景お
よびその問題点〕技術を説明する。第１図は従来装置の
一構成例の平面図である。セラミックパッケー−）ｉに
は外部リードコが取り付けられ、テップ載置用ペッドに
はチップ３が設けられる。そして、テップ載置用ペッド
はウェルドリンＩに囲まれ、その上にキャップダがシー
ム溶接され、テップ３が気密封止されている。
第２図は第１図に示す従来の半導体装置の製造工程を説
明するためＯＡ、−Ａ、線断面図でちる・なお、以下の
図面の説明において同一要素は同一符号で示してあり、
ワイヤボンデインｊ等の工程は省略しである。
明するためＯＡ、−Ａ、線断面図でちる・なお、以下の
図面の説明において同一要素は同一符号で示してあり、
ワイヤボンデインｊ等の工程は省略しである。
まず、前工程によって第２図（＆）の如くセラミックパ
ッケージｌの底面には外部リードコがロワ付けされ、テ
ップ載置用ペッドを囲むようにクエルドリン／４ｔが取
り付けられている。
ッケージｌの底面には外部リードコがロワ付けされ、テ
ップ載置用ペッドを囲むようにクエルドリン／４ｔが取
り付けられている。
次に、第一図（ｂ）の如くテップ載置用ペッドにチ、プ
３をマウントし、第２図（ｃ）の如くウェルドリン／ｅ
上にキャップ３を載置してシーム溶接で固材質は鉄ニツ
ケル合金停である。
３をマウントし、第２図（ｃ）の如くウェルドリン／ｅ
上にキャップ３を載置してシーム溶接で固材質は鉄ニツ
ケル合金停である。
次に、第一図（ｄ）の如くワエルドリン／ダ、キャップ
Ｓからなるキャップ部と外部リードコに−めっきを施す
と半導体装置が出来あがる。
Ｓからなるキャップ部と外部リードコに−めっきを施す
と半導体装置が出来あがる。
上記の如〈従来は、キャップ部と外部リードコに錫めっ
きを施しているが、恒温恒温（例えばｔ５’Ｃ、ｇｓ％
Ｆ１．Ｈ）雰囲気中に長時間放置されると、錫が酸化変
色してはんだなじみ性が劣化したり、ソケ、ティン〆に
おいて接触不良を生じるなどの欠点が現れる。また、セ
ラミックパッケージの外装に錫めっきを施すことがＭ工
Ｌ（米国の軍需品に関する規格）で禁止されるなど、市
場性の点からの不都合も起きている。
きを施しているが、恒温恒温（例えばｔ５’Ｃ、ｇｓ％
Ｆ１．Ｈ）雰囲気中に長時間放置されると、錫が酸化変
色してはんだなじみ性が劣化したり、ソケ、ティン〆に
おいて接触不良を生じるなどの欠点が現れる。また、セ
ラミックパッケージの外装に錫めっきを施すことがＭ工
Ｌ（米国の軍需品に関する規格）で禁止されるなど、市
場性の点からの不都合も起きている。
他方、恒温恒湿雰囲気においても酸化することの少いニ
ッケル尋をめっきしたキャップ部を用いることも考えら
れるが、シーム溶接の際に接合部から露出する下地物質
（例えは鉄ニツケル合金）が錆びるなどの欠点が生じる
。また、接触不良を改善するために外部リードにはんだ
を被覆し、その後にニッケルめっきするとはんだが薬液
と化学反応してしまう。１＋、キャップ部に錫、はんだ
めっき等を施してから外部ＩＪ−ｙを溶融はんだに浸漬
すると、キャップ部の錫、はんだ等が溶は出すという不
都合がある。
ッケル尋をめっきしたキャップ部を用いることも考えら
れるが、シーム溶接の際に接合部から露出する下地物質
（例えは鉄ニツケル合金）が錆びるなどの欠点が生じる
。また、接触不良を改善するために外部リードにはんだ
を被覆し、その後にニッケルめっきするとはんだが薬液
と化学反応してしまう。１＋、キャップ部に錫、はんだ
めっき等を施してから外部ＩＪ−ｙを溶融はんだに浸漬
すると、キャップ部の錫、はんだ等が溶は出すという不
都合がある。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、恒温恒湿雰囲気中等で長時間放置してもキャ
ップ部が酸化したりすることがなく、かつ外部リードの
接触が良好な半導体装置の製造方法を提供することを目
的とする。
たもので、恒温恒湿雰囲気中等で長時間放置してもキャ
ップ部が酸化したりすることがなく、かつ外部リードの
接触が良好な半導体装置の製造方法を提供することを目
的とする。
上記の目的を実現するため本発明は、シーム溶接された
クエルドリン〆およびキャップにニッケルめっきを施し
、次いで外部リードにはんだを被覆することを特徴とす
る半導体装置の製造方法を提供するものである＠ 〔発明の実施例〕 添付図面の第３図を参照して本発明の一実施例を説明す
る。第３図は同実施例の工程を説明する半導体装置の断
面図である・ まず、第３図（ａ）に示す如くシーム溶接されたキャッ
プ部に二、ケルクをめっきする。二、ケルめつきの厚さ
は３μ蝿度以上であることが望ましく、また、外部リー
ドユに対して同時にニッケルめっきを施してもよい。
クエルドリン〆およびキャップにニッケルめっきを施し
、次いで外部リードにはんだを被覆することを特徴とす
る半導体装置の製造方法を提供するものである＠ 〔発明の実施例〕 添付図面の第３図を参照して本発明の一実施例を説明す
る。第３図は同実施例の工程を説明する半導体装置の断
面図である・ まず、第３図（ａ）に示す如くシーム溶接されたキャッ
プ部に二、ケルクをめっきする。二、ケルめつきの厚さ
は３μ蝿度以上であることが望ましく、また、外部リー
ドユに対して同時にニッケルめっきを施してもよい。
次に、第３図（１，）に示す如く外部リードコにはんだ
ざを被覆する。はんだざの被覆は溶融はんだに浸漬して
行うのが一般的であるが、めっき等の方法によりてもよ
い。
ざを被覆する。はんだざの被覆は溶融はんだに浸漬して
行うのが一般的であるが、めっき等の方法によりてもよ
い。
上記の工程を経て半導体装置が完成される。
なお、上記ニッケルめりきの下地めっきとして銅めっき
を行うようにしてもよい。
を行うようにしてもよい。
上記の如く本発明によれば、シーム溶接されたキャップ
部にニッケルめっきを施した後に、外部リードをはんだ
で被覆するようにしたので、酸化等によって外部リード
の接触不良の生じることが少なく、かつ、キャップ部が
錆びるのを防止することのできる半導体装置の製造方法
を提供することができる。
部にニッケルめっきを施した後に、外部リードをはんだ
で被覆するようにしたので、酸化等によって外部リード
の接触不良の生じることが少なく、かつ、キャップ部が
錆びるのを防止することのできる半導体装置の製造方法
を提供することができる。
表１は上記実施例により製造した半導体装置の耐酸化性
テストの結果を示す表で、表コは塩水噴霧テストの結果
を示す表でおる。
テストの結果を示す表で、表コは塩水噴霧テストの結果
を示す表でおる。
（但し、ざＪ’Ｃ１ｇｓ％ ＲｏＨで２０００時間放置
）表２ （但し、ｊ％Ｎａｏｌ 、３！ｆ−１：！ｒ”ｃで放置
）表１に示す如く、従来の錫めっきの場合には５０個の
サンプル中で侵個以上の不良品が現れるが、本発明の如
くはんだ被榎の場合には不良品は、はとんど現れない。
）表２ （但し、ｊ％Ｎａｏｌ 、３！ｆ−１：！ｒ”ｃで放置
）表１に示す如く、従来の錫めっきの場合には５０個の
サンプル中で侵個以上の不良品が現れるが、本発明の如
くはんだ被榎の場合には不良品は、はとんど現れない。
また、表コに示す如＜、二、ケルのめっき厚さをＪ）ｔ
ｍ程度以上にすると、塩水噴霧テストによっても不良品
ははとんど現れない（２μ蝿度の厚さでは７０個のサン
プルにつき、数個の不良品が現れる）。
ｍ程度以上にすると、塩水噴霧テストによっても不良品
ははとんど現れない（２μ蝿度の厚さでは７０個のサン
プルにつき、数個の不良品が現れる）。
第１図は従来の半導体装置の一構成例の平面図、第２図
は第１図の構成例の製造工程を説明するための半導体装
置の断面図、第３図は本発明の一実施例の製造工程を説
明するための半導体装置の断面図である。 ハ・・セラミ、クパッケージ、コ・・・外部リード、３
・・・チップ、ダ・・・ウェルドリン／、＆・・・キャ
ップ、６・・・錫、７・・・ニッケル、ｔ・・・はんだ
。 出願人代理人 猪 股 清 第１図 第３図 第２図 （ａ） （ｂ） （Ｃ） （ｄ） ３２
は第１図の構成例の製造工程を説明するための半導体装
置の断面図、第３図は本発明の一実施例の製造工程を説
明するための半導体装置の断面図である。 ハ・・セラミ、クパッケージ、コ・・・外部リード、３
・・・チップ、ダ・・・ウェルドリン／、＆・・・キャ
ップ、６・・・錫、７・・・ニッケル、ｔ・・・はんだ
。 出願人代理人 猪 股 清 第１図 第３図 第２図 （ａ） （ｂ） （Ｃ） （ｄ） ３２
Claims (1)
- セラミックパッケージに外部リードを取り付け、該セラ
ミックパッケージに設けられたウェルドリン〆にキャッ
プをシーム溶接してチップを気密封止する半導体装置の
製造方法において、前記シーム溶接されたクエルドリン
〆およびキャップにニッケルめっきを施し、次いで前記
外部リードにはんだを被覆することを特徴とする半導体
装置の製造方法◇
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20144783A JPS6092636A (ja) | 1983-10-27 | 1983-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20144783A JPS6092636A (ja) | 1983-10-27 | 1983-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6092636A true JPS6092636A (ja) | 1985-05-24 |
Family
ID=16441235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20144783A Pending JPS6092636A (ja) | 1983-10-27 | 1983-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6092636A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459493A2 (en) * | 1990-06-01 | 1991-12-04 | Kabushiki Kaisha Toshiba | A semiconductor device using a lead frame and its manufacturing method |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
-
1983
- 1983-10-27 JP JP20144783A patent/JPS6092636A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0459493A2 (en) * | 1990-06-01 | 1991-12-04 | Kabushiki Kaisha Toshiba | A semiconductor device using a lead frame and its manufacturing method |
| EP0459493A3 (ja) * | 1990-06-01 | 1994-02-23 | Toshiba Kk | |
| US5556810A (en) * | 1990-06-01 | 1996-09-17 | Kabushiki Kaisha Toshiba | Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating |
| US5654584A (en) * | 1990-06-01 | 1997-08-05 | Kabushiki Kaisha Toshiba | Semiconductor device having tape automated bonding leads |
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