JPS609209A - Artificial complementary and symmetric push-pull circuit - Google Patents

Abstract

PURPOSE:To accelerate the rise of the 2nd output circuit and to improve the switching distortion by flowing a base current to the base of a transistor of the 2nd output circuit when the 1st output circuit is kept on. CONSTITUTION:When the input voltage Vin is set at a low level, a transistor TRQ1 is cut off. Then the current of a constant current source I1 flows to the 1st output circuit consisting of the TRQ2 and Q3. In this case, the base potential of a TRQ5 is set at a high level, while the base potential of a TRQ7 is set at a low level. Therefore the current of a constant current source I2 is branched to circuits of TRQ7-Q9 from a TRQ4. As a result, the base potential of a TRQ9 is raised up and therefore the base potential of a TRQ6 is raised up. Thus a collector current (idling current Ii) is supplied to the TRQ6 together with a base current IB. The TRQ6 is held properly in an ON state. Therefore the TRQ3 and Q6 are never turned off at a time when the 1st output circuit is switched to the TRQ4-Q6 of the 2nd output circuit and vice versa.

Description

【発明の詳細な説明】 発明の技術分野 本発明は音善用出力増幅回路として用いられる擬似相補
対称プッシェプル回路に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field of the Invention The present invention relates to a pseudo-complementary symmetric push-pull circuit used as an output amplifier circuit for improving sound quality.

従来技術と問題点 第１図に従来の擬似相補対称ブック島プル回路を示す。Conventional technology and problems FIG. 1 shows a conventional pseudo-complementary symmetric Book Island pull circuit.

第１図において％Ｑ１は入力トランジスタ、ＮＰＮ）ラ
ンジスタ（ｂ　−Ｑｓは第１の出力回路を構成し、ＮＰ
Ｎ）ランジスタＱ、　、ＰＮＰトランジスタＱ、　、Ｎ
ＰＮ　）ランジスタＱ６　ｈ第２の出力回路を構成して
いる。この場合、トランジスタＱ＊　−Ｑｓはダーリン
トン結合され、トランジスタＱｓ　＝　Ｑｅは擬似ダー
リントン結合されている。Ｉｓ　−Ｉｔｔｉ定電流源、
Ｄ１〜Ｄ４はダイオード、Ｒ，、Ｒ，は抵抗である。In Figure 1, %Q1 is an input transistor, NPN) transistor (b -Qs is a first output circuit, and NPN)
N) Transistor Q, , PNP transistor Q, , N
PN) transistor Q6h constitutes the second output circuit. In this case, the transistors Q*-Qs are Darlington coupled and the transistors Qs = Qe are quasi-Darlington coupled. Is-Itti constant current source,
D1 to D4 are diodes, and R, , R, are resistors.

第１図において、入力電圧Ｗｉｎがローレベルであれば
、トランジスタＱ、はカットオフし、従って、定電流源
Ｉ、の電流はトランジスタＱ＊ｅＱｓによ多構成される
第１の出力回路に流れ、従りて、負荷ＲＬには矢印Ｉｃ
に示す電流が流れる。他方、入力電圧Ｖｉｎがハイレベ
ルであれば、トランジスタＱｓはオンとなシ、従って、
トランジスタＱ。In FIG. 1, when the input voltage Win is at a low level, the transistor Q is cut off, and therefore the current of the constant current source I flows to the first output circuit composed of many transistors Q*eQs. , Therefore, the load RL has an arrow Ic
The current shown in flows. On the other hand, if the input voltage Vin is at a high level, the transistor Qs is not turned on, and therefore,
Transistor Q.

もオンとなシ、定電流源Ｉ□の電流はトランジスタＱ１
に流れ、定電流源！、の電流はトランジスタＱ４．Ｑｌ
ｌ−Ｑ６　によ多構成される第２の出力回路に流れ、こ
の結果、負荷ＲＬには矢印Ｉｄに示す電流が流れる。つ
まＪ）、Ｂ級のプツシニブル動作が行われる、。is also on, the current of the constant current source I□ is the transistor Q1
Flows into a constant current source! , the current of transistor Q4. Ql
1-Q6, and as a result, the current shown by the arrow Id flows through the load RL. Tsuma J), a B-class pushinable operation is performed.

なお、第１図におけるダイオードｐ、　Ｉ　Ｄａ　＃　
Ｄ４は、トランジスタＱｘ＊Ｑｓにょ多構成される第１
の出力回路がオン状態からトランジスタＱ４ｅ　Ｑｓ　
＋Ｑ６　のオン状態への切替時あるいはその逆の切替時
に、トランジスタＱｓ＝　Ｑｅが共にオフ状態にならな
いように、トランジスタＱａ＊Ｑｓがオフ状態のときに
アイドリング電流１１すなわちトランジスタＱ６のコレ
クタ電流を流すだめのアイドリンク電流供給回路を構成
するものであシ、これにょシ、スイッチング歪を防止し
ている。Note that the diode p in FIG. 1, I Da #
D4 is the first transistor composed of transistors Qx*Qs.
The output circuit of transistor Q4e Qs changes from the on state to
In order to prevent both transistors Qs=Qe from turning off when switching +Q6 to the on state or vice versa, the idling current 11, that is, the collector current of the transistor Q6, must flow when the transistors Qa*Qs are in the off state. This constitutes the idle link current supply circuit, and prevents switching distortion.

しかしながら、第１図の回路においては、トランジスタ
Ｑ、が完全にカットオンした場合には、トランジスタＱ
６のベース電位も完全に低下してトランジスタＱ６はカ
ットオフすることになシ、この結果、上述のアイドリン
グ電流ＩＩも流れなくなって、切替時にトランジスタＱ
ｓ−Ｑａが共にオフ状態になる可能性があシ、シかも、
第２の出力回路のトランジスタＱ、が完全にオフ状態に
なると、切替時にはトランジスタＱ６のベース電位の上
昇が遅れるので、スイッチング歪の改善が不充分である
という問題点がありだ。However, in the circuit of FIG. 1, when transistor Q is completely cut-on, transistor Q
The base potential of transistor Q6 also drops completely and transistor Q6 is cut off.As a result, the above-mentioned idling current II also stops flowing, and transistor Q6 is cut off at the time of switching.
There is a possibility that both s-Qa will be turned off.
When the transistor Q of the second output circuit is completely turned off, the rise in the base potential of the transistor Q6 is delayed at the time of switching, so there is a problem that the improvement of switching distortion is insufficient.

発明の目的 本発明の目的は、上述の問題点に鑑み、第１の出力回路
がオン状態にあるときには、上述のアイドリンク電流を
供給すると共にトランジスタＱ６のベース電位を押上げ
てトランジスタＱｅ　を適Ｒのオン状態に保持して、第
１の出力回路から第２の出力回路への切替時あるいはそ
の逆の切替時にトランジスタＱｓ＝　Ｑａが共にオフ状
態になることを防止し、しかも切替時における第２の出
力回路の立上シな迅速にして、スイッチング歪を改善す
ることにある。OBJECTS OF THE INVENTION In view of the above-mentioned problems, an object of the present invention is to supply the above-mentioned idle link current when the first output circuit is in the on state, and to raise the base potential of the transistor Q6 to suitably control the transistor Qe. R is held in the on state to prevent both transistors Qs=Qa from being in the off state when switching from the first output circuit to the second output circuit or vice versa, and to prevent The second object is to speed up the start-up of the output circuit and improve switching distortion.

発明の構成 上述の目的を達成するために本発明によれば、第１の電
源と出力端子との間に接続され第１の導電形のトランジ
スタによ多構成された第１の出力トランジスタ回路、第
２の電源と前記出力端子との間に接続され第１の導電形
のトランジスタおよび第２の導電形のトランジスタの擬
似ダーリントン結合によ多構成された第２の出力トラン
ジスタを具備し、入力信号のハイ、ローレベルに応じて
前記第１１Ｍ２の出力トランジスタ回路のいずれかをオ
ン状態にする擬似相補対称プツシニブル回路において、
前記第１の出力トランジスタ回路がオン状態のときに前
記第２の出力トランジスタ回路の第１の導電形のトラン
ジスタのコレクタにコレクタ電流を流すコレクタ電流供
給回路と共に、前記第１の出力トランジスタ回路がオン
状態のときに前記第２の出力トランジスタ回路の第１の
導電形のトランジスタのベースにベース電流を供給回路
を設けたことを特徴とする擬似相補対称プツシ為プル回
路が提供される。Structure of the Invention In order to achieve the above-mentioned object, the present invention provides a first output transistor circuit connected between a first power source and an output terminal and configured with a plurality of transistors of a first conductivity type; a second output transistor connected between a second power supply and the output terminal and configured by a pseudo-Darlington coupling of a first conductivity type transistor and a second conductivity type transistor; In a pseudo-complementary symmetric pushinable circuit that turns on one of the 11th M2 output transistor circuits according to the high or low level of
The first output transistor circuit is turned on together with a collector current supply circuit that causes a collector current to flow through the collector of the first conductivity type transistor of the second output transistor circuit when the first output transistor circuit is turned on. A pseudo-complementary symmetric push-pull circuit is provided, characterized in that a circuit is provided for supplying a base current to the base of the transistor of the first conductivity type of the second output transistor circuit when the transistor is in the state.

発明の実施例 以下、本発明の詳細な説明する。Examples of the invention The present invention will be explained in detail below.

第２図は本発明に係る擬似相補対称プッシムプル回路の
一実施例を示す回路図である。第２図においては、一点
鎖線で囲まれたベース電流供給回路すなわちトランジス
タＱｙ、ＱａｔＱｏおよび抵抗Ｒ３が第１図に対して付
加されている。このベース電流供給回路は第１の出力ｌ
路がオン状態にあるときにトランジスタＱ６のベース電
位を押上げてベース電流を流させるように動作し、従っ
て、トランジスタＱ６は適度のオン状態に保持されるこ
とになる。FIG. 2 is a circuit diagram showing an embodiment of the pseudo-complementary symmetric push pull circuit according to the present invention. In FIG. 2, a base current supply circuit surrounded by a dashed line, that is, transistors Qy, QatQo, and resistor R3 are added to those in FIG. This base current supply circuit has a first output l
When the circuit is in the on state, it operates to push up the base potential of transistor Q6 and cause the base current to flow, so that transistor Q6 is maintained in a moderately on state.

つまシ、入力電圧Ｖｉｎがローレベルにあるときには、
トランジスタＱ、のベース電位はハイレベルとなシ、逆
に、トランジスタＱ、と差動アンプを構成するトランジ
スタＱ７のベース電位はローレベルとなる。従って、定
電流源工、の電流は分流されてトランジスタＱ４からト
ランジスタＱマ。Finally, when the input voltage Vin is at low level,
The base potential of transistor Q is at a high level, and conversely, the base potential of transistor Q7, which forms a differential amplifier with transistor Q, is at a low level. Therefore, the current of the constant current source is shunted from transistor Q4 to transistor Q.

Ｑａ　＝　Ｑｏの回路に流れる。つまシ、トランジスタ
Ｑｙ−Ｑａ、Ｑｏがオン状態となシ、この結果、トラン
ジスタＱ、のペース電位が押上げられ、従りて、トラン
ジスタＱ６のベース電位が押上げられる。Flows into the circuit of Qa = Qo. As a result, transistors Qy-Qa and Qo are turned on, and as a result, the pace potential of transistor Q is pushed up, and therefore the base potential of transistor Q6 is pushed up.

このようにして、第１の出力回路Ｑｚ　−Ｑｓがオン状
態であれば、トランジスタＱｙ−Ｑａ−Ｑｓもオン状態
となシ、従って、トランジスタＱ、には、コレクタ電流
（アイドリンク電流Ｉｆ）と共にペース電流１１　が供
給されてトランジスタＱ６は適度のオン状態に保持され
る。従って、第１０出力回路から第２の出力回路への切
替時もしくはその逆の切替時にはトランジスタＱｓ　ｅ
　Ｑａが同時にオフ状態となることはなく、シかもトラ
ンジスタＱ６のベース電位の立上シは早い。In this way, when the first output circuit Qz - Qs is in the on state, the transistors Qy - Qa - Qs are also in the on state. Pace current 11 is supplied to keep transistor Q6 in an appropriate on state. Therefore, when switching from the tenth output circuit to the second output circuit or vice versa, the transistor Qs e
Since Qa is not turned off at the same time, the base potential of transistor Q6 rises quickly.

なお、第２図における第１の出力回路は、ダーリントン
結合でなく、単なる１つのトランジスタＱ、によりて構
成してもよい。Note that the first output circuit in FIG. 2 may be constructed of a single transistor Q instead of the Darlington coupling.

発明の詳細 な説明したように本発明によれば、切替時にトランジス
タＱｓ＝Ｑａが共にオフ状態になることなく、シかも、
トランジスタＱ６のベース電位の立上シが早くなるので
、スイッチング歪は改善できる。DETAILED DESCRIPTION OF THE INVENTION According to the present invention, as described in detail, the transistors Qs and Qa are not both turned off at the time of switching.
Since the base potential of transistor Q6 rises quickly, switching distortion can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来の擬似相補対称プツシ具プル回路の回路図
、第２図は本発明に係る擬似相補対称プツシ島プル回路
の一実施例を示す回路図でおる。 Ｑｓ　”入力トランジスタ Ｑｚ、Ｑｓ　”第１の出力トランジスタ回路Ｑ４−　Ｑ
ａｔ　Ｑａ　：第２の出力トランジスタ回路Ｄ２　ｓ　
Ｄ３　ｐ　Ｄ４　’コレクタ電流供給回路（アイドリン
ク電流供給回路） Ｑ？？　Ｑａ、Ｑｌｌ−Ｒａ　：ベース電流供給回路。 特許出願人 富士通株式会社 特許出願代理人 弁理士　青　木　朗 弁理士西舘和之 弁理士内田幸男 弁理士山口昭之FIG. 1 is a circuit diagram of a conventional pseudo complementary symmetric push island pull circuit, and FIG. 2 is a circuit diagram showing an embodiment of a pseudo complementary symmetric push island pull circuit according to the present invention. Qs "input transistor Qz, Qs" first output transistor circuit Q4-Q
at Qa: second output transistor circuit D2 s
D3 p D4 'Collector current supply circuit (idle link current supply circuit) Q? ? Qa, Qll-Ra: base current supply circuit. Patent applicant Fujitsu Ltd. Patent application agent Akira Aoki Patent attorney Kazuyuki Nishidate Patent attorney Yukio Uchida Patent attorney Akiyuki Yamaguchi

Claims (1)

【特許請求の範囲】[Claims] １、第１の電源と出力端子との間に接続され第１の導電
形のトランジスタによ多構成された第１の出力トランジ
スタ回路、第２の電源と前記出力端子との間に接続され
第１の導電形のトランジスタおよび第２の導電形のトラ
ンジスタの擬似ダーリントン結合によ多構成された第２
の出力トランジスタを具備し、入力信号のハイ、ローレ
ベルに応じて前記第１１第２の出力トランジスタ回路の
いずれかをオン状態にする擬似相補対称プツシ具プル回
路において、前記第１の出力トランジスタ回路がオン状
態のときに前記第２の出力トランジスタ回路の第１の導
電形のトランジスタのコレクタにコレクタ電流を流すコ
レクタ電流供給回路と共に、前記第１の出力トランジス
タ回路がオン状態のときに前記第２の出力トランジスタ
回路の第１の導電形のトランジスタのベースにベース電
流を供給するベース電流供給回路を設けたことを特徴と
する擬似相補対称プツシ具プル回路。1. A first output transistor circuit connected between a first power source and an output terminal and configured with transistors of a first conductivity type; a first output transistor circuit connected between a second power source and the output terminal; a second conductivity type transistor configured by a pseudo-Darlington coupling of a first conductivity type transistor and a second conductivity type transistor;
In the pseudo-complementary symmetrical push-pull circuit that turns on one of the eleventh and second output transistor circuits according to the high or low level of an input signal, the first output transistor circuit a collector current supply circuit that causes a collector current to flow through the collector of the first conductivity type transistor of the second output transistor circuit when the first output transistor circuit is in the on state; A pseudo-complementary symmetrical push-pull circuit characterized in that a base current supply circuit is provided for supplying a base current to the base of a first conductivity type transistor of an output transistor circuit.