JPS59101929A - Outputting circuit - Google Patents

Abstract

PURPOSE:To prevent two transistors of an outputting circuit from conducting at the same time by varying the threshold voltage of an input signal in case when two transistors of an input side circuit driven by an input signal conduct. CONSTITUTION:When a signal of a high level is applied to an input terminal I, transistors TR Q4, Q5 and Q7 become a conducting state, and a TR Q6 becomes non-conducting, therefore, a level of an output terminal 0 becomes low. On the other hand, when a signal of a low level is applied to the terminal I, TRs Q4, Q5 and Q7 become non-conducting, and the TR Q6 becomes conducting, therefore, a level of the terminal 0 becomes high. In this case, threshold voltages VT1, VT2 of an input signal of the terminal I in case when the TRs Q4, Q5 conduct are in relation of VT1<VT2. Accordingly, when the signal applied to the terminal I is switched to a low level from a high level, or to a high level from a low level, in case when an input signal level V1 is in relation of VT1< V1<VT2, the TR Q4 becomes a conducting state, the TR Q6 becomes a non- conducting state, and it can be prevented that a spike-like current flows to an outputting circuit.

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル信号を処理するディジタル回路の改
良された出力回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to an improved output circuit for a digital circuit for processing digital signals.

従来例の構成とその問題点 従来、この種の出力回路は第１図に示したように構成さ
れている。すなわち、抵抗器Ｒ１，トランジスタＱ１、
抵抗器Ｒ２を直列接続し、トランジスタＱ１のベースを
入力端子工に接続した入力側回路と、抵抗器Ｒ３、トラ
ンジスタＱ２、トランジスタＱ３を直列接続し、トラン
ジスタＱ３のコレクタを出力端子０に接続した出力側回
路とを電源に対して並列に接続し、トランジスタＱ２の
ベースはトランジスタＱ１のコレクタに、トランジスタ
Ｑ３のベースはトランジスタＱ１のエミッタにそれぞれ
接続している。Conventional configuration and its problems Conventionally, this type of output circuit has been configured as shown in FIG. That is, resistor R1, transistor Q1,
An input side circuit in which resistor R2 is connected in series and the base of transistor Q1 is connected to the input terminal terminal, and an output circuit in which resistor R3, transistor Q2, and transistor Q3 are connected in series and the collector of transistor Q3 is connected to output terminal 0. The base of the transistor Q2 is connected to the collector of the transistor Q1, and the base of the transistor Q3 is connected to the emitter of the transistor Q1.

このように構成された従来例は入力端子Ｉに高レベルの
信号を印加すると、トランジスタＱ１およびトランジス
タＱ３が導通し、トランジスタ０２は非導追となるので
、出力端子ｄのレベルは低レベルとなる。この状態では
出力端子すに接続されている負荷（図示せず）から、出
力端子０１　トランジスタＱ３を通して電流が吸引され
る。また入力端チェに低レベルの信号を印加すると、ト
ランジスタＱ１およびトランジスタＱ３は非導通となり
、トランジスタＱ２は導通となるので、出力端子ｄのレ
ベルは高レベルとなる。この状態では電源（図示せず）
から抵抗器Ｒ３、トランジスタＱ２を通して電流が負荷
に供給される。しかしながら、入力端チェに印加される
信号が高レベルから低レベルに切換わるとき、すなわち
、トランジスタＱｚ　、Ｑ３がそれぞれ導通状態から非
導通状態へ移行する過程で、トランジスタＱ１．Ｑ３お
よび０２のすべてが導通状態となる現象が起こる。In the conventional example configured in this way, when a high-level signal is applied to the input terminal I, the transistor Q1 and the transistor Q3 become conductive, and the transistor 02 becomes non-conducting, so the level of the output terminal d becomes a low level. . In this state, current is drawn from the load (not shown) connected to the output terminal 01 through the transistor Q3. Further, when a low level signal is applied to the input terminal d, the transistor Q1 and the transistor Q3 become non-conductive, and the transistor Q2 becomes conductive, so that the level of the output terminal d becomes high level. In this state, the power supply (not shown)
Current is supplied to the load through resistor R3 and transistor Q2. However, when the signal applied to the input terminal Che switches from a high level to a low level, that is, in the process of transitioning from a conductive state to a non-conductive state of the transistors Qz and Q3, respectively, the transistors Q1 . A phenomenon occurs in which all of Q3 and 02 become conductive.

このような現象が起こると、電源から抵抗器Ｒ３、トラ
ンジスタＱ３を通してスパイク状の電流が流−、れるた
めに、回路システムに誤動作が生じるという欠点があっ
た。When such a phenomenon occurs, a spike current flows from the power supply through the resistor R3 and the transistor Q3, resulting in a malfunction in the circuit system.

発明の目的 本発明は、上記従来例の欠点を解消することを目的とす
るものであり、入力側回路を改良することにより出力側
回路にスノくイク状の電流が流れるのを防止した出力回
路を提供するものである。Purpose of the Invention The present invention aims to eliminate the drawbacks of the above-mentioned conventional example, and provides an output circuit that prevents a sloppy current from flowing in the output side circuit by improving the input side circuit. It provides:

発明の構成 本発明は、出力側回路を構成する２個のトランジスタ、
すなわち、出力端子に高レベルを供給するトランジスタ
と、出力端子を低レベルに吸引するトランジスタを駆動
する入力側回路のトランジスタを各々に設け、入力信号
により駆動される前記入力側回路の２個のトランジスタ
が導通するときの入力信号のしきい値電圧を異にするこ
と、すなわち出力端子に高レベルを供給する出力側回路
の第３のトランジスタを駆動する入力側回路の第１のト
ランジスタが導通するときの入力信号のしきり値電圧ｖ
Ｔ１と、出力端子を低レベルに吸引する出力側回路の第
４のトランジスタを駆動する入力側回路の第２のトラン
ジスタが導通するときの入力信号のしきい値電圧ｖＴ２
を ｖＴｌ〈■Ｔ２ とすることにより、出力側回路の第３．第４のトランジ
スタが同時に導通することを防止する出力回路である。Structure of the Invention The present invention comprises two transistors constituting an output side circuit,
That is, a transistor for supplying a high level to an output terminal and a transistor for an input side circuit that drives a transistor that draws the output terminal to a low level are provided respectively, and the two transistors for the input side circuit are driven by an input signal. The threshold voltage of the input signal is different when the input signal conducts, that is, when the first transistor of the input circuit that drives the third transistor of the output circuit that supplies a high level to the output terminal conducts. The threshold voltage v of the input signal of
T1 and the threshold voltage vT2 of the input signal when the second transistor of the input circuit that drives the fourth transistor of the output circuit that pulls the output terminal to a low level conducts.
By setting vTl<■T2, the third . This is an output circuit that prevents the fourth transistor from being conductive at the same time.

実施例の説明 第２図は、本発明の一実施例を示したものである。第２
図において、入力側回路は、ベースが抵抗器Ｒ４を介し
て入力端子Ｉに接続され、コレクタが抵抗器Ｒ５’Ｑ介
して電源の一端に接続され、エミッタが電源の他端に接
続されたｎｐｎトランジスタＱ４と、ベースが入力端子
Ｉに接続されコレクタが抵抗器Ｒ６ｆ介して電源の前記
一端に接続され、エミッタが抵抗器Ｒ７を介して電源の
前記他端に接続されたｎｐｎ型トランジスタＱ５とから
構成され、出力側回路は、ベースが前記トランジスタＱ
４のコレクタに接続され、コレクタが電源の前記一端に
接続され、エミッタが出力端子０に接続されたｎｐｎ型
トランジスタＱ６と、ベースが前記トランジスタＱ５の
エミッタに接続され、コレクタが前記出力端子ｄに接続
され、エミッタが電源の前記他端に接続されたｎｐｎ型
トランジスタＱ７とから構成されている。もちろん抵抗
器Ｒ６，Ｒ６は定電流回路であってもよい。以上のよう
な構成において、入カ端チェに高レベル（２■ＢＥ以上
）の信号を印加すると、トランジスタＱ４．Ｑ５．Ｑ７
は導通状態となり、トランジスタＱ６は非導通となるの
で、出力端子６のレベルは低レベルとなる。この状態で
は出力端子ｄに接続されている負荷（図示せず）から、
出力端子０、）ランジスタＱ７を通して電流が吸引され
る。DESCRIPTION OF THE EMBODIMENT FIG. 2 shows an embodiment of the present invention. Second
In the figure, the input side circuit is an npn whose base is connected to input terminal I via resistor R4, whose collector is connected to one end of the power supply via resistor R5'Q, and whose emitter is connected to the other end of the power supply. a transistor Q4; and an npn transistor Q5 having a base connected to the input terminal I, a collector connected to the one end of the power supply via a resistor R6f, and an emitter connected to the other end of the power supply via a resistor R7. The output side circuit has a base connected to the transistor Q.
an npn transistor Q6 whose collector is connected to the one end of the power supply and whose emitter is connected to the output terminal 0, and whose base is connected to the emitter of the transistor Q5 and whose collector is connected to the output terminal d. and an npn transistor Q7 whose emitter is connected to the other end of the power supply. Of course, the resistors R6 and R6 may be constant current circuits. In the above configuration, when a high level signal (2BE or more) is applied to the input terminal Che, the transistor Q4. Q5. Q7
becomes conductive and transistor Q6 becomes non-conductive, so the level of output terminal 6 becomes low level. In this state, from the load (not shown) connected to the output terminal d,
Output terminal 0, ) current is drawn through transistor Q7.

また入力端チェに低レベル（■ＢＥ以下）の信号を印加
すると、トランジスタＱ４　、Ｑｓ　、ｏ７は非導通と
なり、トランジスタＱ６は導通となるので出力端子ｄの
レベルは高レベルとなる。この状態では電源からトラン
ジスタＱ６を通して電流が負荷に供給される。すなわち
トランジスタＱ４．Ｑｓが導通するときの入カ端チェの
入力信号のしきい値電圧ｖＴ１．ｖＴ２　はそれぞれ ｖＴ１２ｖＢＥ ｖＴ２　”　２”ＢＥ であり ｖＴｌ＜ｖＴ２ の関係にある。ここでｖＢＥはトランジスタのベース・
エミッタ間電圧である。したがって入力端子■に印加さ
れる信号が高レベルから低レベルに、あるいは低レベル
から高レベルに切換わるとき、すなわち入力信号レベル
ＶＩが ＶＴｌ　＜　ＶＩ　＜　ＶＴ２ のときはトランジスタＱ４のみが導通状態となり、トラ
ンジスタＱ６を非導通状態にし、出力側回路にスパイク
状の電流が流れるのを防止することができる。Further, when a low level signal (below ■BE) is applied to the input terminal Che, the transistors Q4, Qs, and o7 become non-conductive, and the transistor Q6 becomes conductive, so that the level of the output terminal d becomes high level. In this state, current is supplied from the power supply to the load through transistor Q6. That is, transistor Q4. The threshold voltage vT1 of the input signal of the input terminal Che when Qs is conductive. vT2 are vT12vBE vT2 ``2''BE, respectively, and have a relationship of vTl<vT2. Here, vBE is the base of the transistor.
is the emitter voltage. Therefore, when the signal applied to the input terminal ■ switches from a high level to a low level or from a low level to a high level, that is, when the input signal level VI satisfies VTl < VI < VT2, only the transistor Q4 becomes conductive. By making the transistor Q6 non-conductive, it is possible to prevent a spike-like current from flowing into the output circuit.

次に本発明の他の実施例を第３図に示す。Next, another embodiment of the present invention is shown in FIG.

第３図は第２図の構成の他に、抵抗器Ｒ８をトランジス
タＱ４のベースとエミッタ間に追加した構成となってい
る。抵抗器Ｒ８を追加することによりトランジスタＱ４
が導通するときの入力端子ＶＴ１−（１＋　Ｒｅ　）　
ＶＢＥ となり、抵抗器Ｒ４、Ｒｓの抵抗値の比により任意に設
定でき、入力端チェの入力信号レベル■φく■Ｔ１〈Ｖ
Ｉ〈■Ｔ２ のとき、すなわちトランジスタＱ６およびＱ７が共に非
導通となる時間を短縮することが可能となる０ 発明の詳細 な説明したように本発明によれば非常に簡単な構成で出
力レベルが高レベルから低レベルに、あるいは低レベル
から高レベルに移行するとき、回路にスパイク状の電流
が流れるのを防止することが出来、回路システムの誤動
作が防げるという特徴がある。In addition to the configuration shown in FIG. 2, FIG. 3 has a configuration in which a resistor R8 is added between the base and emitter of the transistor Q4. Transistor Q4 by adding resistor R8
Input terminal VT1-(1+Re) when conducts
VBE, which can be set arbitrarily by the ratio of the resistance values of resistors R4 and Rs, and the input signal level of the input terminal
When I<■T2, that is, the time during which both transistors Q6 and Q7 are non-conductive can be shortened.As described in detail, according to the present invention, the output level can be increased with a very simple configuration. It has the feature that it can prevent spike-like currents from flowing in the circuit when transitioning from a high level to a low level or from a low level to a high level, thereby preventing malfunction of the circuit system.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の出力回路の構成を示す電気回路図、第２
図および第３図はそれぞれ本発明の実施例の電気回路図
である。 ■・・　入力端子、Ｏ・・・　出力端子、Ｑｌ、Ｑ２゜
Ｑ３　＋Ｑ４　＋Ｑ５　！Ｑｅ　、ｏ７”’−ｎｐｎ型
トランジスタ、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６゜
Ｒ７，Ｒ８・　・抵抗器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 第３図Figure 1 is an electrical circuit diagram showing the configuration of a conventional output circuit;
3 and 3 are electrical circuit diagrams of embodiments of the present invention, respectively. ■... Input terminal, O... Output terminal, Ql, Q2゜Q3 +Q4 +Q5! Qe, o7'''-npn type transistor, R1, R2, R3, R4, R5, R6゜R7, R8... -Resistor. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure 2 Figure 3

Claims (2)

【特許請求の範囲】[Claims] （１）ベース抵抗を介して入力端子に接続され、コレク
タが電源の一端に、エミ”）夕が前記電源の他端にそれ
ぞれ接続された第１のトランジスタと、その第１のトラ
ンジスタの出力信号によ−〕で駆動され、コレクタとエ
ミッタが前記電源の前記一端と出力端子の間に接続され
た第２のトランジスタと、ベースが少なくとも１個のＰ
Ｎ接合体を介して前記入力端子に接続され、エミッタが
前記電源の前記他端に接続され、コレクタが前記出力端
子に接続された第３のトランジスタを具備した出力回路
。(1) A first transistor connected to an input terminal via a base resistor, a collector connected to one end of the power supply, and an emitter connected to the other end of the power supply, and an output signal of the first transistor. a second transistor driven by a transistor whose collector and emitter are connected between the one end of the power supply and the output terminal, and whose base is driven by at least one P transistor;
An output circuit comprising a third transistor connected to the input terminal via an N-junction, an emitter connected to the other end of the power supply, and a collector connected to the output terminal. （２）第１のトランジスタのコレクタが第２のトランジ
スタのベースと電流制限手段を介して電源の一端にそれ
ぞれ接続されＰＮ接合体は第４のトランジスタであって
、その第４のトランジスタのコレクタは第２の抵抗手段
を介して前記電源の前記一端に、エミッタは第３の抵抗
を介して前記電源の他端に、ベースは入力端子にそれぞ
れ接続された特許請求の範囲第１項記載の出力回路。(2) The collector of the first transistor is connected to the base of the second transistor and one end of the power supply via the current limiting means, and the PN junction is a fourth transistor, and the collector of the fourth transistor is The output according to claim 1, wherein the emitter is connected to the one end of the power source via a second resistor means, the emitter is connected to the other end of the power source via a third resistor, and the base is connected to the input terminal. circuit.