JPS608943A - 多岐分岐制御方式 - Google Patents
多岐分岐制御方式Info
- Publication number
- JPS608943A JPS608943A JP11735383A JP11735383A JPS608943A JP S608943 A JPS608943 A JP S608943A JP 11735383 A JP11735383 A JP 11735383A JP 11735383 A JP11735383 A JP 11735383A JP S608943 A JPS608943 A JP S608943A
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- JP
- Japan
- Prior art keywords
- instruction
- address
- storage device
- branch
- index
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明は記憶装置に格納されている命令列を逐次的に読
出して実行する計算機に係り、特にインデックスレジス
タの値に対応して種々の異なるアドレスに分岐する多岐
分岐命令を高速に実行する多岐分岐制御方式に関する。
出して実行する計算機に係り、特にインデックスレジス
タの値に対応して種々の異なるアドレスに分岐する多岐
分岐命令を高速に実行する多岐分岐制御方式に関する。
（ｂ）従来技術と問題点
従来の計算機はインデックスレジスタの値に応じて多岐
分岐を行う場合、該多岐分岐を行う方式は種々あるが、
いずれも命令中に指定されているアドレスを、インデッ
クスの値により修飾したアドレスにより指定される次に
実行すべきアドレスを格納する連続した記憶領域、即ち
分岐テーブルが前記命令を格納する記憶装置内に備えら
れる為、多岐分岐の際、分岐先アドレスの命令を読出す
迄に最低２サイクルかかる。
分岐を行う場合、該多岐分岐を行う方式は種々あるが、
いずれも命令中に指定されているアドレスを、インデッ
クスの値により修飾したアドレスにより指定される次に
実行すべきアドレスを格納する連続した記憶領域、即ち
分岐テーブルが前記命令を格納する記憶装置内に備えら
れる為、多岐分岐の際、分岐先アドレスの命令を読出す
迄に最低２サイクルかかる。
第１図は従来の多岐分岐を行う回路の一例を示す。加算
器１はプログラムカウンタ２の計数値をマルチプレクサ
３を経て記憶装置４の命令を逐次的に実行する為＋１す
る。記憶装置４からプログラムカウンタ２の指示するア
ドレスにより命令が読出され、命令レジスタ５に入る。
器１はプログラムカウンタ２の計数値をマルチプレクサ
３を経て記憶装置４の命令を逐次的に実行する為＋１す
る。記憶装置４からプログラムカウンタ２の指示するア
ドレスにより命令が読出され、命令レジスタ５に入る。
加算器７は該命令レジスタ５に読出された命令が多岐分
岐の場合、該命令中のアドレスをインデソクスレジスタ
６の値で修飾し、マルチプレクサ３を経て記憶装置４に
送出する。送出されてきたアドレスには通常無条件分岐
命令を格納しておき、該命令が命令レジスタ５に読出さ
れ、多岐分岐が実現される。
岐の場合、該命令中のアドレスをインデソクスレジスタ
６の値で修飾し、マルチプレクサ３を経て記憶装置４に
送出する。送出されてきたアドレスには通常無条件分岐
命令を格納しておき、該命令が命令レジスタ５に読出さ
れ、多岐分岐が実現される。
上記の如く任意のアドレスへの多岐分岐には２サイクル
を必要とする欠点がある。
を必要とする欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除く為、インデックスレジス
タの値に対応して異なるアドレスに分岐する多岐分岐を
高速に行う多岐分岐制御方式を提供することにある。
タの値に対応して異なるアドレスに分岐する多岐分岐を
高速に行う多岐分岐制御方式を提供することにある。
（ｄ）発明の構成
本発明の構成は記憶装置に格納されている命令列を逐次
的に読出して実行する計算機に於いて、分岐命令を含む
命令が格納される第１の記憶手段と、分岐命令に於いて
その分岐先の命令が格納されている第１の記憶手段のア
ドレスを格納する第２の記憶手段を設け、前記第１の記
憶手段より読出された命令が分岐命令の場合、該分岐命
令中のアドレスをインデックスレジスタに格納されてい
る値で修飾してこのアドレスより前記第２の記憶手段か
ら第１の記憶手段に格納されている分岐先の命令のアド
レスを読出すものである。
的に読出して実行する計算機に於いて、分岐命令を含む
命令が格納される第１の記憶手段と、分岐命令に於いて
その分岐先の命令が格納されている第１の記憶手段のア
ドレスを格納する第２の記憶手段を設け、前記第１の記
憶手段より読出された命令が分岐命令の場合、該分岐命
令中のアドレスをインデックスレジスタに格納されてい
る値で修飾してこのアドレスより前記第２の記憶手段か
ら第１の記憶手段に格納されている分岐先の命令のアド
レスを読出すものである。
（ｅ）発明の実施例
本発明はインデックスレジスタの値に対応して異なるア
ドレスに分岐する為のアドレスを指示する分岐テーブル
を、命令の格納されている記憶装置とは別の記憶装置に
設けることにより、１サイクルで多岐分岐が可能となる
ようにしたものである。
ドレスに分岐する為のアドレスを指示する分岐テーブル
を、命令の格納されている記憶装置とは別の記憶装置に
設けることにより、１サイクルで多岐分岐が可能となる
ようにしたものである。
第２図は本発明の一実施例を示す回路のブロック図であ
る。本実施例は第１図の回路に記憶装置中 ８を設け、記憶装置４の索引テーブルを格納したもので
ある。加算器１１プログラムカウンタ２、マルチプレク
サ３、記憶装置４の動作は第１図と同様である。記憶装
置４より命令レジスタ５に読出された命令が多岐分岐の
場合、該命令中のアドレスをインデックスレジスタ６の
値で修飾し、記憶装置８の索引テーブルを索引する。該
索引により得られたアドレスはマルチプレクサ３を経て
記憶装置４に送られ、該アドレスに対応する命令が命令
レジスタ５に読出され実行される。
る。本実施例は第１図の回路に記憶装置中 ８を設け、記憶装置４の索引テーブルを格納したもので
ある。加算器１１プログラムカウンタ２、マルチプレク
サ３、記憶装置４の動作は第１図と同様である。記憶装
置４より命令レジスタ５に読出された命令が多岐分岐の
場合、該命令中のアドレスをインデックスレジスタ６の
値で修飾し、記憶装置８の索引テーブルを索引する。該
索引により得られたアドレスはマルチプレクサ３を経て
記憶装置４に送られ、該アドレスに対応する命令が命令
レジスタ５に読出され実行される。
（ｆ）発明の詳細
な説明した如く、本発明は１サイクルで必要とする分岐
先のアドレスに対応する命令を読出すことが可能である
。
先のアドレスに対応する命令を読出すことが可能である
。
第１図は従来の多岐分岐を行う回路の一例を示す図、第
２図は本発明の一実施例を示す回路のブロック図である
。 １．７は加算器、２はプログラムカウンク、３はマルチ
プレクサ、４．８は記憶装置、５は命令レジスタ、６は
インデックスレジスタである。 斗 ｊ 閃
２図は本発明の一実施例を示す回路のブロック図である
。 １．７は加算器、２はプログラムカウンク、３はマルチ
プレクサ、４．８は記憶装置、５は命令レジスタ、６は
インデックスレジスタである。 斗 ｊ 閃
Claims (1)
- 記憶装置に格納されている命令列を逐次的に読出して実
行する計算機に於いて、分岐命令を含む命令が格納され
る第１の記憶手段と、分岐命令に於いてその分岐先の命
令が格納されている第１の記憶手段のアドレスを格納す
る第２の記憶手段を設け、前記第１の記憶手段より読出
された命令が分岐命令の場合、該分岐命令中のアドレス
をインデックスレジスタに格納されている値で修飾して
このアドレスより前記第２の記憶手段から第１の記憶手
段に格納されている分岐先の命令のアドレスを読出すこ
とを特徴とする多岐分岐制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11735383A JPS608943A (ja) | 1983-06-29 | 1983-06-29 | 多岐分岐制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11735383A JPS608943A (ja) | 1983-06-29 | 1983-06-29 | 多岐分岐制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS608943A true JPS608943A (ja) | 1985-01-17 |
Family
ID=14709585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11735383A Pending JPS608943A (ja) | 1983-06-29 | 1983-06-29 | 多岐分岐制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608943A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11413075B2 (en) | 2013-08-30 | 2022-08-16 | New South Innovations Pty Limited | Spine stabilization device |
-
1983
- 1983-06-29 JP JP11735383A patent/JPS608943A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11413075B2 (en) | 2013-08-30 | 2022-08-16 | New South Innovations Pty Limited | Spine stabilization device |
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