JPS608771A - 時間差測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデータ補間処理装置に通用して好適な時間差測
定装置に関する。

背景技術とその問題点 データ補間処理装置は、第１図にボず如く、アナログ信
号Ｓに対し、あるサンプリング周期Ｔｉを有する入力サ
ンプル列（黒丸にて示す）を基にして補間演算を行なっ
て、これとは異なるサンプリング周期Ｔｏの出力サンプ
ル列（白丸にて示す）を出力する装置である。この捕間
演算の方法は精度の１１低に応じて種々あるが、−例と
して１次補間演算について第２図を参照して説明する。

第２図に於いて、サンプリング周期Ｔｉのつ・ンブル列
（黒丸）のｎ及びｎ＋１番目のサンプル点の時点を夫々
Ｘ　ｎ　＋　Ｘ　ＴＬ＋１　、その各レベルをｙｎ。

）’　ｎｅｔとする。又、サンプリング周期Ｔｏのサン
プル列（白丸）のうち、時点ｘｎ　＋　ｘＩＤＩの間に
あるヘキサンプル点の時点をＸ、そのレベルをｙｌその
１次袖間演算によって得られる近似レベルをｙ′とする
。又、Ｘ−ＸＱをｘ−Ｘｆｉ　＝Ｉｌｎと置く。

かくすると、ｙ′は次式のような演算により得られる。

ｘＢ◆１−Ｘ　ｎ この（１１式でｌ　ｎ／　Ｔ　ｉ　＝　ｊ２　′ｎ（０
＜　ｉｔ　’Ｂ　＜　ｌ　）と置けば、次式が得られる
。

）”　−（’Ｉｎ＋、３’ｎ）　・βｈ＋ｙｒＬ　・・
・（２）また、β′ｎは７！１ｌ−１が既知であれば次
式のように表わされる。

ｌｉ＝β３−１＋Ｔｏ　／Ｔｉ　・・・（３１しかして
、補間処理演算を行なうためには、その補間演算の種類
の如何を問わず、差し当り入出力サンプル列の時間差（
入力サンプル列の周期Ｔｉで規格化された時間差）βｈ
を測定する必要がある。

かかる時間差β實の測定は、従来第３図に示すような装
置を以って行っていた。即ち、入力サンプル列のサンプ
リング周波数ｆｓｉの整数Ｎ倍の周波数Ｎｆｓｉを有す
るクロック信号をカウンタ（１）に供給して計数し、そ
の計数出力（並列出力）を′ラッチ回路（２）に供給し
て出力サンプル列のサンプリング周波数ｆｓｉＯのクロ
ック信号でランチを繰返ゼば、毎回の時間差βＫが出力
される。

ところが、補間精度を高くするためには、時間差ｉ１　
の精度を而＜シなければならない。しかし、かかる従来
の時間差測定装置に於いて、時間差７！箸の精度を鵡く
するために、Ｎをあまり大きくすると、カウンタ（１）
に供給するクロック信号の周波数が高くなりすぎ、ハー
ドウェアの規模、価格、技術的難易度の上昇につながっ
てしまう。

発明の目的 かかる点に鑑み、本発明はカウンタに供給するクロック
信号の周波数を左程高（しなくても、時間差を高精度を
以って測定することのできる時間差測定装置を提案しよ
うとするものである。

発明の概要 本発明は、互いに異なる周波数ｆｓｉ、ｆｓｏのパルス
列の時間差を測定する装置に於いて、周波数Ｎｆｓｉ（
但しＮは整数）の第１のクロック信号を計数すると共に
、周波数ｆ　ｓｏ　／　Ｍ　（但し、Ｍ＝２ｍ。

ｍ　＝　Ｌ２＋３＋・・・）の第２のクロック信号によ
ってリセットされるカウンタと、このカウンタの内容を
第２のクロック信号によってランチする第１のランチ回
路と、この第１のランチ回路の出力がｍビットだけ右シ
フトされて供給される加算器と、この加算器の出力が周
波数Ｌｓｏの第３のクロック信号を以ってラッチされ°
ζ加算器に供給される第２のラッチ回路とを有し、加算
器より時間差検出信号が出力されるようにしたものであ
る。

かかる本発明によれば、カウンタに供給するクロック信
号の周波数を左程高くしなくても、時間差を高オｖ度を
以って測定することのできる時間差測定装置を得ること
ができる。

実施例 以下に第４図を参照しζ、本発明の一実施例を説明する
。入カバルス例のサンプリング周波数ｆｓｉのＮ倍の周
波数Ｎｆｓｉの第１のクロック信号をカウンタ（３）に
供給して計数せしめる。そして、出力パルス列のサンプ
リング周波数ｆｓｏの整数Ｍ（但し、Ｍ＝２ｍ、ｍ＝Ｌ
２，３．・・１分の１の周波数ｆ　ｓｏ　／　Ｍの第２
のクロック信号をリセット信号としてカウンタ（３）に
供給すると共に、カウンタ（３）の出力（並列出力）を
ランチ回路（４）に供給して、上述の周波数がｆ　ｓｏ
　／　Ｍの第２のクロック信号を以ってラッチする。従
って、ラッチ回路（４１には、サンプリング周波数ｒｓ
ｏを以ってラッチされる計数値のＭ倍の計数値がホール
ドされる。

上述の（３）式から、時間差βｈは時間差β６．と出力
サンプリング周期Ｔｏを入カザンプリング周期Ｔｉで規
格化した規格化周期Ｔｏ／Ｔｉの和で表わされるが、周
期Ｔｏ／Ｔｉはランチ回路（４）の出力をｍビット右シ
フトするだけで得られるから、この周期Ｔｏ／Ｔｉ（並
列出力）をｍビット右シフトして加算器（５）に供給す
ると共に、ランチ回路（６）に既にラッチされている時
間差β簡（並列出力）を加算器（アダー）（５）に供給
してこれらを加笠ずれば、時間差ｌ′ｎ　（並列出力）
が得られる。かかる時間差βｈは周波数ｒｓｏの第３の
クロック信号を以ってランチ回路（６）にランチされ、
加算器（５）に供給されてＮ６や、を得るために用いら
れる。

面、ランチ回路（４）の各桁の出力端子を、加算器（５
）の各桁の入力端子に対しｍ桁だけ下位の各桁の入力端
子に接続することにより、ランチ回路（４）の出力はｍ
ビット右シフトされることになる。

かかる時間差測定装置によれば、時間差１９の精度を最
大でＭ倍上昇させることができる。

面、Ｍが大でランチ回路（４）に於ける累積時間が長く
、規格化周期Ｔｏ／Ｔｉに誤差が生じる虞がある場合は
、第３図の装置をも併用し、これによって時間差βｔの
比較及び補正を行なうようにすれば良い。

例えばｆｓｌ、ｆ　Ｓｏが５０ｋｌｌｚ　、　Ｎ及びＭ
が２８とすると、Ｎｆｓｉは１２．８Ｍｌ１ｚ　、　ｆ
　６ｏ／　Ｍは１９５Ｈｚ程度になる。この場合、カウ
ンタ（３）及びラッチ回路（４）のビット数が夫々２４
ビツト、加算器（５）及びランチ回路（６）のビット数
が夫々１６ビツトである。

因みに、第３図の装置で、時間差ｌ′ｏの精度を上述し
た第４図の装置のそれと同様に採ろうとすると、ｆｓｉ
＝　ｆｓｏ＝５０　（ｋｌｌｚ　）の場合、Ｎが２１６
となって、ＮｆＳｉは３．３Ｇｌｌｚにもなってしまう
。

発明の効果 上述せる本発り魯こよれは、カウンタに供給するクロッ
ク信号の周波数を左程高くしなくても、時間差を面精度
を以っ°ζ測定することのできる時間差測定装置を得る
ことができる。従っζ、時間差測定装置のハードウェア
の規検、価格、技術的難易度の上昇を伴わずして、所期
の目的を達成することができる。

【図面の簡単な説明】

第１図及び第２図はデータ補間処理装置の説明に供する
グラフ、第３図は従来の時間差測定装置を示すフロック
線図、第４図は本発明による時間差測定装置の一実施例
を示すブロック線図である。 （３）はカウンタ、（４）は第１のラッチ回路、（５）
は加算器、（６）は第２のラッチ回路である。

Claims (1)

1. 【特許請求の範囲】 互いに異なる周波数ｆｓｉ、ｆｓｏのパルス列の時間差
   を測定する装置に於いて、周波数Ｎｆｓｉ（但しＮは整
   数）の第１のクロック信号を計数すると共に、周波数ｆ
   ｓｏ／Ｍ（但し、Ｍ　＝２”、　ｍ＝ｌ。 ２．３．・・・）の第２のクロック信号によってリセッ
   トされるカウンタと、該カウンタの内容を上記第２のク
   ロック信号によってランチする第１のランチ回路と、該
   第１のラッチ回路の出力がｍビットだけ右シフトされて
   供給される加算器と、該加算器の出力が周波数ｒｓｏの
   第３のクロ・ツク信号を以ってラッチされて上記加算器
   に供給される第２のランチ回路とを有し、上記加算器よ
   り時間差゛検出信号が出力されるようにしたことを特徴
   とする時間差測定装置。