JPS6087525A - Analog digital conversion circuit - Google Patents
Analog digital conversion circuitInfo
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- JPS6087525A JPS6087525A JP19520483A JP19520483A JPS6087525A JP S6087525 A JPS6087525 A JP S6087525A JP 19520483 A JP19520483 A JP 19520483A JP 19520483 A JP19520483 A JP 19520483A JP S6087525 A JPS6087525 A JP S6087525A
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- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、直流バイアス等の不要成分を含む検出電圧か
ら不要成分を除去した変化分のみを抽出し、変化分を増
幅のうえディジタル信号へ変換するアナログ・ディジタ
ル変換回路に関するものである。[Detailed Description of the Invention] [Technical Field of the Invention] The present invention extracts only the variation by removing unnecessary components from a detected voltage that includes unnecessary components such as DC bias, amplifies the variation, and converts it into a digital signal. This invention relates to an analog-to-digital conversion circuit.
し従来技術」
サーミスタ等の温度に応じてインピーダンスの変化する
検出素子を用い、温度等の検出を行なう場合には、検出
素子へバイアス電ｂＩＬを通じておき、これの端子電圧
を検出することが行なわれており、これによって得られ
た検出１トム圧をディジタル信号へ変換のうえ、計測処
理を行なう除には、計画上の零点を定める零点Ｖ！ｌ整
回路および計測上の利得を定める増幅回路を介して検出
電圧をアナログ・ディジタル変換器（以下、ＡＤＣ）へ
与えるものとなっている。"Prior Art" When detecting temperature, etc. using a detection element such as a thermistor whose impedance changes depending on the temperature, a bias current bIL is passed to the detection element and the terminal voltage of the detection element is detected. The detected 1 tom pressure obtained by this is converted into a digital signal and then the measurement processing is performed. The detected voltage is applied to an analog-to-digital converter (hereinafter referred to as ADC) via an adjustment circuit and an amplifier circuit that determines the measurement gain.
したがって、従来においては、各回路の調整が面倒であ
ると共に、・電源電圧の変動によシ利得が変化し、変換
状況が不安定になる一方、ＡＤＣへ与えられる信号には
バイアス成分が重畳しており、これに応じてＡＤＣの入
力許容レベル範囲を大とせねばならず、自ずからＡＤＣ
のディジタル変換ピット数が増大し、これにしたがって
ＡＤＣが高価になる等の欠点を生じている。Therefore, in the past, it was troublesome to adjust each circuit, the gain changed due to fluctuations in the power supply voltage, making the conversion situation unstable, and a bias component was superimposed on the signal given to the ADC. Therefore, the permissible input level range of the ADC must be widened accordingly, and the ADC
The number of digital conversion pits has increased, resulting in drawbacks such as an increase in the cost of the ADC.
〔発明の概要ｊ
本発明は、従来のかかる欠点を根本的に解決する目的を
有し、非反転入力へバイアス成分等のみの初期入力電圧
とバイアス成分的と変化分とを含む検出入力電圧とが順
次に与えられ、かつ、反転入力と出力との間へ帰還抵抗
器を挿入した差動増幅器を設け、これの反転入力に対し
、第１の直列抵抗器を介し、初期入力電圧が与えられた
ときに差動増幅器の出力電圧が零となる値のアナログ信
号を与え、かつ、このアナログ信号を継続して与えると
共に、第２の直列抵抗器を介し、検出入力電圧が与えら
れたときに差動増幅器の出力電圧が零となる値のアナロ
グ信号を与え、これらのアナログ信号をディジタル・ア
ナログ変換器から送出するものとし、これへ与えるディ
ジタル信号を差動増幅器の出力電圧に応動する制御部に
より発生し、検出入力電圧が与えられかつ差動増幅器の
出力電圧が零となったときのディジタル信号を変換出力
として送出し、これを検出入力電圧中の変化分のみを所
定の利得により増幅のうえ変換したディジタル信号とす
る極めて効果的な、アナログ・ディジタル変換回路を提
供するものである。[Summary of the Invention j The present invention has the purpose of fundamentally solving the above-mentioned drawbacks of the conventional art, and provides an initial input voltage including only a bias component, etc. to a non-inverting input, and a detection input voltage including a bias component and a variation. are applied sequentially and a feedback resistor is inserted between the inverting input and the output, and an initial input voltage is applied to the inverting input of the differential amplifier through a first series resistor. An analog signal with a value such that the output voltage of the differential amplifier becomes zero when A control unit that applies analog signals having a value such that the output voltage of the differential amplifier becomes zero, sends these analog signals from a digital-to-analog converter, and responds to the output voltage of the differential amplifier with the digital signal that is applied thereto. The digital signal generated when the detected input voltage is applied and the output voltage of the differential amplifier becomes zero is sent as a conversion output, and only the change in the detected input voltage is amplified with a predetermined gain. The present invention provides an extremely effective analog-to-digital conversion circuit that converts the converted digital signal into a digital signal.
〔実施例」
以下、実施例を示す回路図によシ本発明の詳細な説明す
る。[Embodiments] The present invention will be described in detail below with reference to circuit diagrams showing embodiments.
第１図は、第１発明と対応するものであり、非反転入力
へ、バイアス成分等の不要成分を示すアナログ初期入力
電圧（以下、初期電圧）ｅｏおよび、不要成分と変化成
分とを含むアナログ検出入力電圧（以下、検出電圧）ｅ
ｉが順次に与えられる差動増幅器Ａｌが設けられ、これ
の反転入力と出力との間には帰還抵抗器Ｒ１が挿入され
ており、これによって負帰還が施されている。FIG. 1 corresponds to the first invention, and shows an analog initial input voltage (hereinafter referred to as initial voltage) eo indicating unnecessary components such as a bias component and an analog input voltage eo including unnecessary components and change components to a non-inverting input. Detection input voltage (hereinafter referred to as detection voltage) e
A differential amplifier Al to which i is sequentially applied is provided, and a feedback resistor R1 is inserted between its inverting input and output, thereby providing negative feedback.
差動増幅器Ａ１の出力は比較器ｃｐへ与えられ、ここに
おいてＨ″（高レベル）または°“Ｌ゛（低レベル〕の
２値化号へ変換され、マイクロプロセッサおよびメモリ
等からなる制御部ＣＮＴへ与えられる。The output of the differential amplifier A1 is given to the comparator cp, where it is converted into a binary code of H" (high level) or °"L" (low level), and is sent to the control unit CNT consisting of a microprocessor, memory, etc. given to.
また、制御部ＣＮＴからのディジタル信号をアナログ出
力へ変換するディジタル・アナログ変換器（以下、ＤＡ
Ｃ） Ｄ／Ａが設けてあり、これのアナログ出力は、ス
イッチ８＋１３２と第１および第２の直列抵抗器ｒ ｌ
＋ ｒ ２とを順次に介して差動増幅器Ａ１の反転入力
へ与えられるものとなっており、スイッチＳ１ と抵抗
器ｒ１との間には、差動増幅器Ａ２、負帰還用の抵抗器
Ｒ２およびコンデンサＣからなる電圧保持回路が仲人さ
れ２ている。In addition, a digital-to-analog converter (hereinafter referred to as DA) converts the digital signal from the control unit CNT into an analog output.
C) A D/A is provided whose analog output is connected to the switch 8+132 and the first and second series resistors r l
+ r 2 sequentially to the inverting input of the differential amplifier A1, and between the switch S1 and the resistor r1 are the differential amplifier A2, the negative feedback resistor R2, and the resistor R2 for negative feedback. A voltage holding circuit consisting of a capacitor C is used as an intermediary.
一方、初期電圧ｅＱ 、検出電圧ｅｉが与えられるのに
応じ、これを示す制御信号Ｃ８が制御部ＣＮＴへ与えら
れ、これにしたがって制御部ＣＮＴが制御出力を送出し
、初期電圧ｅ。が与えられたときにスイッチＳｔ＋８＋
を１側へ、検出電圧ｅｉが与えられたときにはスイッチ
Ｓｔ＋８２を２側へ駆動するものと外っている。On the other hand, in response to the initial voltage eQ and the detected voltage ei being applied, a control signal C8 indicating this is applied to the control unit CNT, and in accordance with this, the control unit CNT sends out a control output to obtain the initial voltage e. is given, switch St+8+
When the detection voltage ei is applied, the switch St+82 is driven to the 2 side.
また、差動増幅器Ａ、の出力電圧ＥＯが零以外であれば
、比較器ＣＰの出方がＨ”となシ、これに応じて制御部
ＣＮＴが複数ビットのコード化されたディジタル信号の
値を次彫に増加させて送出し、出力電圧ＥＯが零となれ
ば、比較器ＣＰの出方が′Ｌ”となシ、これに応じてデ
ィジタル信号の値をこのときの状態に保つものとならて
おシ、スインｆ Ｓ ｔ 、Ｓｚノ駆動を行なう度毎に
ディジタル信号をリセットのうえ、以上の動作編反復す
るものとなって−る。Further, if the output voltage EO of the differential amplifier A is other than zero, the output of the comparator CP is "H", and in response to this, the control unit CNT outputs the value of the multi-bit coded digital signal. When the output voltage EO becomes zero, the output of the comparator CP becomes ``L'', and the value of the digital signal is kept at this state accordingly. In this case, the digital signal is reset each time the S, S, S, and Sz drives are performed, and the above operations are repeated.
このため、初期電圧ｅｏが与えられたときは、スイッチ
Ｓ１によシ、電圧保持回路を介し抵抗器ｒｌ とＤＡＣ
−Ｄ／Ａとの間が接続されると共に、スイッチＳ２によ
シ、抵抗器ｒ２のＤＡＣ−Ｄ／Ａ側が共通電位へ接続さ
れ、この期間中は、電圧保持回路が利得１０バツフアと
して作用するため、初期電圧ｅ（、とＤＡＣ−Ｄ／Ａの
アナログ出力とを同極性として定めれば、差動増幅０八
１において初期電圧ｅｎとＤＡＣ・Ｄ／Ａのアナログ出
力電圧ＥａＩとが相殺するものとなり、出力電圧Ｅｏが
零以外の間はディジタル信号の値が増加し、出力電圧Ｅ
ｏが零となれば、ディジタル信号の値がこのときの状態
に保持され、出力電圧Ｅｏが零の状態においてつぎの結
果が得られる。Therefore, when the initial voltage eo is applied, it is applied to the switch S1 and connected to the resistor rl and the DAC through the voltage holding circuit.
-D/A is connected, and the DAC-D/A side of resistor r2 is connected to the common potential by switch S2, and during this period, the voltage holding circuit acts as a gain 10 buffer. Therefore, if the initial voltage e(, and the analog output of the DAC-D/A are set to have the same polarity, the initial voltage en and the analog output voltage EaI of the DAC-D/A cancel each other out in the differential amplification 081. As long as the output voltage Eo is not zero, the value of the digital signal increases, and the output voltage E
When o becomes zero, the value of the digital signal is held at this state, and the following result is obtained when the output voltage Eo is zero.
すなわち、差動増幅器Ａ、の反転入力電圧は、帰還抵抗
器Ｒ１の作用によシ初期電圧ｅ。にほぼ等しく、かつ、
出力電圧Ｅｏが零のため、抵抗器Ｒ１ｒ ｒｌ ＊ ｒ
２へ通ずる各電流ＩＲＬ ＊ ＩｒＩ ＋ Ｉｒｔは次
式により示される。That is, the inverting input voltage of the differential amplifier A is changed to the initial voltage e by the action of the feedback resistor R1. approximately equal to, and
Since the output voltage Eo is zero, the resistor R1r rl * r
Each current IRL*IrI + Irt leading to 2 is given by the following equation.
１■・・（１）
このため、出力電圧Ｅｏが零の条件では、ＩｒＩとＩｒ
２との和がｌ１ｔｌに等しいものとなり、（１）式から
次式が成立する。1■...(1) Therefore, under the condition that the output voltage Eo is zero, IrI and Ir
2 is equal to l1tl, and the following equation is established from equation (1).
また、つぎに検出電圧ｅｉが与えられたときには、スイ
ッチ８．により、抵抗器ｒｌ とＤＡＣ−Ｄ／Ａとの間
が切断されると共に、スイッチｓ２にょシ、抵抗器ｒ２
がＤＡＣ−Ｄ／Ａへ接続されるものとなシ、（２）式の
アナログ出力電圧Ｅａ１が電圧保持回路のコンデンサＣ
によシ保持されると共に、前述と同様、出力電圧Ｅｏが
零となる値にアナログ出力電圧Ｅａ２が設定されるため
、（１） 、 （２）式と同様に次式が得られる。Further, when the detection voltage ei is applied next, the switch 8. As a result, the resistor rl and the DAC-D/A are disconnected, and the switch s2 and the resistor r2 are disconnected.
is connected to the DAC-D/A, and the analog output voltage Ea1 in equation (2) is connected to the capacitor C of the voltage holding circuit.
Since the analog output voltage Ea2 is set to a value at which the output voltage Eo becomes zero as described above, the following equation is obtained similarly to equations (1) and (2).
・・・・・（４）
ここにおいて、（５）式へ（３）式を代入し、Ｅａ２に
ついてめれば、次式が成立する。(4) Here, by substituting equation (3) into equation (5) and considering Ea2, the following equation holds true.
Ｅａｚ ＝ （１十−十−） （ｅｉ −ｅｏ）＠ｓ
（６）Ｒ１ｒｌ
したがって、アナログ出力を圧Ｅａ２は、（ｅｉｅｏ
）によって示される変化分を１ ＋（”／Ｒ１）−ｔｌ
ｒ２／ｒ１）倍したものとカシ、このときのディジタル
信号を変換出力Ｅｄとして送出すれば、変化分のみを１
＋（ｒ２／ｕ１） 十（ｒ２／ｒｔ ）”利得により
増幅した値のディジタル信号が得られる。Eaz = (10-10-) (ei -eo) @s
(6) R1rl Therefore, the analog output pressure Ea2 is (eieo
) is expressed as 1 + (''/R1) - tl
If the digital signal at this time is sent as the conversion output Ed, only the change will be 1
+(r2/u1) 10(r2/rt)'' gain provides a digital signal with a value amplified.
なお、以上の説明から明らかなとおシ、第１図のものは
２回の変換動作を行なっておシ、ＤＡＣ・Ｄ／Ａの入力
側ビット数をｎとしたとき、の関係にｒｌ＋ｒ２ を定
め、
Ｅａｔ ＝＝ Ｑ ６ ｅｏ １１ ＋１ ａ ａ ｍ
（９）ただし１、Ｇ＝（１十旦十旦）
Ｒ１ｒｚ
とすれば、
Ｅａ２”２”Ｇ（ｅｊ ｅ６ ） ＋１＠＠１１１１（
ＣＡが得られ、次式が成立する。As is clear from the above explanation, the conversion operation is performed twice in the case shown in Fig. 1, and when the number of bits on the input side of the DAC/D/A is n, the relationship rl+r2 is defined. , Eat == Q 6 eo 11 +1 a a m
(9) However, if 1, G = (1 ten days ten days) R1rz, then Ea2"2"G(ej e6) +1@@1111(
CA is obtained, and the following equation holds true.
すなわち、００）式によれば、Ｅａｌに対応する変換結
果と、Ｅａ２に対応する変換結果を】ｌビット低位桁側
ヘシフトしたものとの和が、検出電圧ｅｉに比例してい
ることが示されておシ、ｎビットのＤＡＣ−Ｄ／ａを用
いながら、２ｎビット分のアナログ・ディジタル変換作
用が１４）られたものとなっている。In other words, according to the formula 00), it is shown that the sum of the conversion result corresponding to Eal and the conversion result corresponding to Ea2 shifted to the lower digit side by ]1 bit is proportional to the detection voltage ei. In addition, while using an n-bit DAC-D/a, 2n-bit analog-to-digital conversion is performed (14).
このため、ＤＡＣ−Ｄ／Ａとしては、入力側ビット数の
少ない安価なものを用いることが可能と在り、全体を低
価格により構成することができる。Therefore, it is possible to use an inexpensive DAC-D/A with a small number of bits on the input side, and the entire structure can be constructed at a low cost.
第２図は、第２発明と対応する回路図であり、第１図の
スイッチＳ ！ｒ ８２および電圧保持回路に代え、第
１および第２のＤＡＣ−Ｄ／Ａ１ 、νＡ２を設け、各
々のアナログ出力を抵抗器ｒｌ 、 ｒ２へ各個に与え
ると共に、各々に対し、制御部ＣＮＴから各個別のディ
ジクル信号を与えるものとなっているが、第２図の４１
・ｖ成によっても第１ ｔ＜１と同様の結果が得られる
。FIG. 2 is a circuit diagram corresponding to the second invention, in which the switch S! of FIG. In place of r82 and the voltage holding circuit, first and second DAC-D/A1 and νA2 are provided, and the respective analog outputs are provided to the resistors rl and r2, respectively, and each is connected to each other from the control unit CNT. It is designed to give individual digital signals, but 41 in Figure 2
・A result similar to the first t<1 can be obtained by using v formation.
すなわち、初期電圧ｅ、が与えられたときは、制御部Ｃ
ＮＴがＤＡＣ−Ｄ、／Ａ１ ヘデイジタル信号を与え、
上述と同様に出力電圧ＥＯを零とし、このときのディジ
タル信号の値をメモリにより保持のうえ、これをＤＡＣ
−Ｄ／Ａ、 へ継続して与えるものとなっておシ、この
間は、ＤＡＣ１１Ｄ／／八。へ与えるディジタル信号を
リセット状態とするため、（１）〜（３）式の条件が成
立する。That is, when the initial voltage e is given, the control unit C
NT gives a digital signal to DAC-D, /A1,
Similarly to the above, the output voltage EO is set to zero, the value of the digital signal at this time is held in the memory, and this is sent to the DAC.
-D/A, will be continuously supplied to DAC11D//8 during this time. In order to put the digital signal applied to the reset state, the conditions of equations (1) to (3) are satisfied.
ついで、検出電圧ｅｉが与えられると、制御部ＣＮＴは
、ＤＡＣ−Ｄ／Ａｔに対するディジタル信号を前述の値
としてｍ％Ｘ的に与えると共に、出力電圧ＥＯが零とな
る値にＤＡＣ−Ｄ／／Ａ２ へ与えるディジクル信号を
設定するため、（４） 、 （５）式の条件が成立し、
（６）式により示される結果となり、このときの、ＤＡ
Ｃ’Ｄ／Ａ２ に対するディジクル信号を変換出力Ｅｄ
として送出することにより、変化分を１十（ｒ２／Ｒ＋
） ＋（”２ ／ｙ １）の利得により増幅した値の
ディジタル信号が得られる。Then, when the detection voltage ei is given, the control unit CNT gives the digital signal to the DAC-D/At as the above-mentioned value in m% In order to set the digital signal given to A2, the conditions of equations (4) and (5) are satisfied,
The result is shown by equation (6), and at this time, DA
Convert digital signal for C'D/A2 and output Ed
By sending it as 10(r2/R+
) +("2/y 1), a digital signal with an amplified value is obtained.
なお、第２図においては、ＤＡＣ−Ｄ／Ａ、として初期
電圧ｅｏ に対応した入力ビツト数のものを用いると共
に、ＤＡＣ−Ｄ／Ａ ２ としては変化分に対応した入
力ビット数のものを用いればよく、全般的にこれらの所
要ビット数が減少し、安価なものを用いることができる
。In Fig. 2, a DAC-D/A with an input bit number corresponding to the initial voltage eo is used, and a DAC-D/A 2 with an input bit number corresponding to the change is used. Overall, the number of bits required for these can be reduced, and inexpensive ones can be used.
ただし、比較器ｃｐとして出力電圧ＥＯの極性に応じた
出力を生ずるものを用い、この出力にしたがって制御部
ＣＮＴがディジクル信号の増減を行なうものとしてもよ
く、制御部ＣＮＴとして加減カウンタ等を用い、クロッ
クパルス等をカウントのうえ、カウント出力をディジタ
ル信号として送出するものとしても同様であり、種々の
変形が自在である。However, the comparator cp may be one that generates an output according to the polarity of the output voltage EO, and the control unit CNT may increase or decrease the digital signal according to this output. The same applies to a system in which clock pulses and the like are counted and the count output is sent out as a digital signal, and various modifications are possible.
し発明の効果〕
以上の説明によシ明らかなとおシ本発明によれば、変化
分のみが増幅のうえディジタル信号へ変換されるため、
構成が簡略化されると共に、利得が抵抗値比によって定
まるため、利得の設定が容易であシ、かつ、これらの抵
抗器に特性の良好なものを用いれば利得の変動が少なく
、安定なアナログ・ディジタル変換作用が得られるうえ
、使用するＤＡＣのビット数が少なくてよく、安価に構
成できるものとなシ、アナログ信号の変化分のみを増幅
のうえディジタル信号化する各種の用途において顕著な
効果が得られる。[Effects of the Invention] As is clear from the above explanation, according to the present invention, only the variation is amplified and converted into a digital signal.
The configuration is simplified, and since the gain is determined by the resistance value ratio, it is easy to set the gain. Furthermore, if these resistors have good characteristics, there will be less variation in gain, resulting in stable analog performance.・In addition to providing a digital conversion effect, the number of bits of the DAC used is small and can be constructed at low cost.It is a remarkable effect in various applications where only the changes in an analog signal are amplified and converted into digital signals. is obtained.
図は本発明の実施例を示し、第１図は第１発明と対応す
る回路図、第２図は第２発明と対応する回路図である。
ｅ（、・・・・初期入力電圧、ｅｉ ・・・・検出入力
電圧、Ａ Ｉ ｒ Ａ２・・−・差動増幅器、Ｒ１ｒ
Ｒ２・・・・帰還抵抗器、ｒｌ＋ｒ２”・・・直列抵抗
器、Ｓｌ、５２１１１１ｅ・スイッチ、Ｃ＠Ｏ・・コン
デンサ、ＣＮＴ・・・・制御部、Ｄ／Ａ 、 Ｄ／Ａ、
、し伍２・Φ・・ＤＡＣ（ディジタル・アナログ変換
器）、Ｅｄ ・・・φ変換出力。The figures show embodiments of the present invention, with FIG. 1 being a circuit diagram corresponding to the first invention, and FIG. 2 being a circuit diagram corresponding to the second invention. e(, ... initial input voltage, ei ... detection input voltage, A I r A2 ... differential amplifier, R1r
R2...Feedback resistor, rl+r2"...Series resistor, Sl, 521111e/Switch, [email protected], CNT...Control unit, D/A, D/A,
, Shigo2・Φ・・DAC (digital/analog converter), Ed...φ conversion output.
Claims (2)
次に与えられかつ反転入力と出力との間へ挿入された帰
還抵抗器を有する差動増幅器と、第１および第２の直列
抵抗器を順次に介してアナログ出力を前記差動増幅器の
反転入力へ与えるディジタル・アナログ変換器と、前記
初期入力電圧が与えられたとき前記第１の直列抵抗器を
ディジタル・アナログ変換器へ接続すると共に前記第２
の直列抵抗器のディジタル・アナログ変換器側を共通電
位へ接続しかつ前記検出入力電圧が与えられたときには
前記第１の直列抵抗器とディジタル・アナログ変換器と
の□間を切断すると共に前記第２の直列抵抗器をディジ
タル・アナログ変換器へ接続するスイッチと、該スイッ
チと前記第１の直列抵抗器との間へ挿入されｆｉ電圧保
持回路と、前記差動増幅器の出力電圧に応動し該出力電
圧が零となる方向へ変化するディジタル信号を発生して
前記ディジタ化・アナログ変換器へ与えると共に前記検
出入力電圧に応するディジタル信号を変換出力として送
出する制御部とを備えたことを特徴とするアナログ・デ
ィジタル変換回路。(1) A differential amplifier having an initial input voltage and a detection input voltage sequentially applied to a non-inverting input and a feedback resistor inserted between the inverting input and the output, and first and second series resistors. a digital-to-analog converter for providing an analog output to an inverting input of the differential amplifier through a circuit in sequence; and, when the initial input voltage is applied, connecting the first series resistor to the digital-to-analog converter. together with said second
The digital/analog converter side of the series resistor is connected to a common potential, and when the detection input voltage is applied, the connection between the first series resistor and the digital/analog converter is disconnected, and the a switch connecting the second series resistor to the digital-to-analog converter, a fi voltage holding circuit inserted between the switch and the first series resistor, and a fi voltage holding circuit responsive to the output voltage of the differential amplifier; It is characterized by comprising a control section that generates a digital signal that changes in a direction in which the output voltage becomes zero and supplies it to the digitization/analog converter, and sends out a digital signal corresponding to the detected input voltage as a conversion output. Analog-to-digital conversion circuit.
次に与えられかつ反転入力と出力との間へ挿入された帰
還抵抗器を有する差動増幅器と、第１の直列抵抗器を介
してアナログ出力を前記差動増幅器の反転入力へ与える
第１のディジタル・アナログ変換器と、第２の直列抵抗
器を介してアナログ出力を前記差動増幅器の反転入力へ
与える第２のディジタル・アナログ変換器と、前記差動
増幅器の出力電圧に応動し前記初期入力電圧が与えられ
たとき前記出力電圧が零となる方向へ変化するディジタ
ル１６号を発生して前記第１のディジタル・アナログ変
換器へ与え前記出力電圧が苓となったときのディジタル
信号を前記第１のディジタル・アナログ変換器へ継続し
て与えると共に前記検出入力電圧が与えられたときには
前記出力電圧が零となる方向へ変化するディジタル信号
を発生して前記第２のディジタル・アナログ変換器へ与
えかつ該ディジタル信号を変換出力とじて送出する制御
部とを備えたことを特徴とするアナログ・ディジタル変
換回路。(2) A differential amplifier in which an initial input voltage and a detection input voltage are sequentially applied to a non-inverting input and a feedback resistor inserted between the inverting input and the output, and a first series resistor. a first digital-to-analog converter that provides an analog output to the inverting input of the differential amplifier via a second series resistor; and a second digital-to-analog converter that provides an analog output to the inverting input of the differential amplifier via a second series resistor. a converter, and the first digital-to-analog converter generates a digital signal 16 that responds to the output voltage of the differential amplifier and changes in a direction such that the output voltage becomes zero when the initial input voltage is applied. The digital signal applied when the output voltage becomes zero is continuously applied to the first digital-to-analog converter, and when the detected input voltage is applied, the output voltage changes in the direction of zero. An analog-to-digital conversion circuit comprising: a control section that generates a digital signal, applies it to the second digital-to-analog converter, and sends out the digital signal as a conversion output.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19520483A JPS6087525A (en) | 1983-10-20 | 1983-10-20 | Analog digital conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19520483A JPS6087525A (en) | 1983-10-20 | 1983-10-20 | Analog digital conversion circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6087525A true JPS6087525A (en) | 1985-05-17 |
Family
ID=16337184
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19520483A Pending JPS6087525A (en) | 1983-10-20 | 1983-10-20 | Analog digital conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6087525A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166620A (en) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | Successive approximation analog-digital converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616321A (en) * | 1979-07-20 | 1981-02-17 | Fujitsu Ltd | Successive comparison type a/d converter |
| JPS57157627A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Offset compensating system for code converting circuit |
-
1983
- 1983-10-20 JP JP19520483A patent/JPS6087525A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616321A (en) * | 1979-07-20 | 1981-02-17 | Fujitsu Ltd | Successive comparison type a/d converter |
| JPS57157627A (en) * | 1981-03-23 | 1982-09-29 | Fujitsu Ltd | Offset compensating system for code converting circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166620A (en) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | Successive approximation analog-digital converter |
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