JPS608557B2 - プログラマブル・リードオンリー・メモリを有する計算機 - Google Patents
プログラマブル・リードオンリー・メモリを有する計算機Info
- Publication number
- JPS608557B2 JPS608557B2 JP54168026A JP16802679A JPS608557B2 JP S608557 B2 JPS608557 B2 JP S608557B2 JP 54168026 A JP54168026 A JP 54168026A JP 16802679 A JP16802679 A JP 16802679A JP S608557 B2 JPS608557 B2 JP S608557B2
- Authority
- JP
- Japan
- Prior art keywords
- unit
- program
- memory
- main memory
- programmable read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Read Only Memory (AREA)
- Microcomputers (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明は、主記憶空間にプログラマブル・リードオンリ
ー・メモリを有する計算器の改良に関するものである。
ー・メモリを有する計算器の改良に関するものである。
計算機の主記憶空間にはプログラムやデータが格納され
るが、基本的なプログラムやサブルーチン・パッケージ
などはプログラマフル・リードオンリー・メモリ(PR
OM)に格納され、フオームウェア化することが行なわ
れる。この場合、従来は、PROMへのプログラムの書
込みはPROMを計算機に実装する前に専用の書込み装
置によって行ない、書込み済みのPROMをユニット用
プリント板に実装するようにしている。
るが、基本的なプログラムやサブルーチン・パッケージ
などはプログラマフル・リードオンリー・メモリ(PR
OM)に格納され、フオームウェア化することが行なわ
れる。この場合、従来は、PROMへのプログラムの書
込みはPROMを計算機に実装する前に専用の書込み装
置によって行ない、書込み済みのPROMをユニット用
プリント板に実装するようにしている。
PROM‘ま1チップ当りの並列ビット数が少ないので
、多数のビットからなるプログラム・ワードを記憶する
ために複数のPROMチップを並列に接続して使用する
ことが行なわれる。このため、PROMの書込みは、プ
ログラム・ワードをPROMチップの並列ビットに対応
したデータ・パターンごとに分けて行なわなければなら
ないので工数が多くなり、また、PROMのプリント板
への実装はデータ・パターンの配列順序を間違わないよ
うによく注意して行なわなければならない。データ1パ
ターンの配列順序を間違わないようにするために、計算
機の主記憶空間内にプログラム・ロード用プログラムを
設けておき、PROMチップを実装したプリント板を計
算機に装着したところでPROMへの書込みを行なうよ
うにすると「主記憶空間にはロード用プログラムが常に
格納されているため、主記憶空間の利用に制約を受ける
という問題点がある。本発明の目的は、PROMの書込
みが、PROMを計算機に実装した状態で容易に行なう
ことができて、しかも主記憶空間の有効利用が可能な計
算機を提供することにある。本発明は、PROMからの
書込み条件成立信号に応じてPRO肌こ書込み用電圧と
書込みタイミング信号を与える書込みユニットを設け「
プログラム。
、多数のビットからなるプログラム・ワードを記憶する
ために複数のPROMチップを並列に接続して使用する
ことが行なわれる。このため、PROMの書込みは、プ
ログラム・ワードをPROMチップの並列ビットに対応
したデータ・パターンごとに分けて行なわなければなら
ないので工数が多くなり、また、PROMのプリント板
への実装はデータ・パターンの配列順序を間違わないよ
うによく注意して行なわなければならない。データ1パ
ターンの配列順序を間違わないようにするために、計算
機の主記憶空間内にプログラム・ロード用プログラムを
設けておき、PROMチップを実装したプリント板を計
算機に装着したところでPROMへの書込みを行なうよ
うにすると「主記憶空間にはロード用プログラムが常に
格納されているため、主記憶空間の利用に制約を受ける
という問題点がある。本発明の目的は、PROMの書込
みが、PROMを計算機に実装した状態で容易に行なう
ことができて、しかも主記憶空間の有効利用が可能な計
算機を提供することにある。本発明は、PROMからの
書込み条件成立信号に応じてPRO肌こ書込み用電圧と
書込みタイミング信号を与える書込みユニットを設け「
プログラム。
ロード機能によってPROMの書込みを行なうとともに
、主記憶空間でPROMとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにしたものであ
る。以下、図面によって本発明を詳しく説明する。
、主記憶空間でPROMとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにしたものであ
る。以下、図面によって本発明を詳しく説明する。
第1図は本発明実施例の概念的構成図である。第1図に
おいて、1は中央処理ユニット(CPU)、2はプログ
ラマフル。リードオンリー。メモリ(PROM)ユニッ
ト、3はPROM用の書込みユニット、4は1/0イン
タフエイス、41はそれにつながる入力媒体、5は主記
憶ユニットである。これら各ユニットは主記憶バス6に
よって相互に接続されている。入力媒体41にはPRO
M2に書込むべきプログラムが保持されている。各ユニ
ットはそれぞれ個別にプリント回路として構成され、そ
れぞれ計算機蓮体内の所定のスロットに挿入され、主記
憶バス6との接続が形成される。主記憶バス6はデータ
伝送線と制御信号伝送線とからなる。主記憶ユニット5
とPROMユニット2は論理的に合体して1つの主記憶
空間を形成する。PROMユニット2はプログラムされ
ていない状態で実装される。書込みユニット3は汎用の
スロットに挿入される。汎用のスロットとは、種々のユ
ニットが必要に応じて挿入されうるスロットである。書
込みユニット3は、主記憶バスSに接続される他に、専
用の制御線を通じてPROMユニット2に接続される。
この制御線を通じて、書込みユニット3からPROMユ
ニット2に、ユニット実装信号PROと、書込み用電圧
とVPPとし書込みタイミング信号PPが与えられ、P
ROMユニット2から書込みユニット3には、CPUI
がPROMユニット2に書込み動作をしたときの書込み
条件成立信号PMが与えられる。書込みユニット3はt
また、プログラム。ロード用のプログラムを持っている
。このようなプログラムは、公知のイニシャルプログラ
ム。ロード用プログラムと同様のものであり、主記憶空
間の一部を占める。このように構成された装置の動作は
次のとおりである。
おいて、1は中央処理ユニット(CPU)、2はプログ
ラマフル。リードオンリー。メモリ(PROM)ユニッ
ト、3はPROM用の書込みユニット、4は1/0イン
タフエイス、41はそれにつながる入力媒体、5は主記
憶ユニットである。これら各ユニットは主記憶バス6に
よって相互に接続されている。入力媒体41にはPRO
M2に書込むべきプログラムが保持されている。各ユニ
ットはそれぞれ個別にプリント回路として構成され、そ
れぞれ計算機蓮体内の所定のスロットに挿入され、主記
憶バス6との接続が形成される。主記憶バス6はデータ
伝送線と制御信号伝送線とからなる。主記憶ユニット5
とPROMユニット2は論理的に合体して1つの主記憶
空間を形成する。PROMユニット2はプログラムされ
ていない状態で実装される。書込みユニット3は汎用の
スロットに挿入される。汎用のスロットとは、種々のユ
ニットが必要に応じて挿入されうるスロットである。書
込みユニット3は、主記憶バスSに接続される他に、専
用の制御線を通じてPROMユニット2に接続される。
この制御線を通じて、書込みユニット3からPROMユ
ニット2に、ユニット実装信号PROと、書込み用電圧
とVPPとし書込みタイミング信号PPが与えられ、P
ROMユニット2から書込みユニット3には、CPUI
がPROMユニット2に書込み動作をしたときの書込み
条件成立信号PMが与えられる。書込みユニット3はt
また、プログラム。ロード用のプログラムを持っている
。このようなプログラムは、公知のイニシャルプログラ
ム。ロード用プログラムと同様のものであり、主記憶空
間の一部を占める。このように構成された装置の動作は
次のとおりである。
オペレータの操作によって、書込みユニット3のプログ
ラムGロード用のプログラムが起動されると、CPU】
はそのプログラムを実行し、入力媒体41中のプログラ
ムの最初のワードを1ノ○ィンタフェィス4を介して議
出し、それをPROMユニット2に書込もうとする。し
かし、PROMユニット2はその構造上、CPUIの論
理信号レベルの電気信号によっては書込みができないの
で〜 このとき、PROMユニット2は書込み条件成立
信号PMを発生してそれを書込みユニット3に与える。
そうすると書込みユニット3はPROMユニット2に情
報を書込むに充分なエネルギーの電圧VPPと書込みタ
イミング信号PPを発生してPROMユニット2に与え
る。これによってPROMユニット2にはCPU亀から
与えられたとおりのプログラムワードが書込まれる。こ
れで1ワードの書込みが終わり、以下同様な動作によっ
て、入力媒体41のプ。グラムの各ワードが逐次PRO
Mユニット2に書込まれてゆく。このように、PROM
ユニット2の書込みは、PROMユニット2を計算機に
実装してからイニシャルプログラム・ロードと同様な方
法で行なうので、PROMの書込み工数は、PROMチ
ップの並列使用数に無関係な小さな値に削減され、また
、PROMチップのプリント板への実装は、データ・パ
ターンの配列を気にしないで行なうことができる。
ラムGロード用のプログラムが起動されると、CPU】
はそのプログラムを実行し、入力媒体41中のプログラ
ムの最初のワードを1ノ○ィンタフェィス4を介して議
出し、それをPROMユニット2に書込もうとする。し
かし、PROMユニット2はその構造上、CPUIの論
理信号レベルの電気信号によっては書込みができないの
で〜 このとき、PROMユニット2は書込み条件成立
信号PMを発生してそれを書込みユニット3に与える。
そうすると書込みユニット3はPROMユニット2に情
報を書込むに充分なエネルギーの電圧VPPと書込みタ
イミング信号PPを発生してPROMユニット2に与え
る。これによってPROMユニット2にはCPU亀から
与えられたとおりのプログラムワードが書込まれる。こ
れで1ワードの書込みが終わり、以下同様な動作によっ
て、入力媒体41のプ。グラムの各ワードが逐次PRO
Mユニット2に書込まれてゆく。このように、PROM
ユニット2の書込みは、PROMユニット2を計算機に
実装してからイニシャルプログラム・ロードと同様な方
法で行なうので、PROMの書込み工数は、PROMチ
ップの並列使用数に無関係な小さな値に削減され、また
、PROMチップのプリント板への実装は、データ・パ
ターンの配列を気にしないで行なうことができる。
書込みユニット3はPROMユニット2の書込みが済ん
だらスロットから抜き去られる。
だらスロットから抜き去られる。
空いたスロットにはデータ処理の目的に応じて他の適宜
のユニットを挿入してよい。書込みユニット3を抜き去
ることにより、主記憶空間中にプログラム・ロード用プ
ログラムが占めていた領域が空くので、以後はこの領域
を利用することにより主記憶空間の有効利用ができる。
ただし、書込みユニット3の引抜きによって、プログラ
ム。ロード用プログラム分だけ主記憶空間が物理的に削
減されるので、その分だけ主記憶空間を回復するために
論理的なアドレス操作が必要になる。この場合のアドレ
ス操作の一例を第2図に示す。第2図は、主記憶空間に
おけるPROMユニット2とプログラム。
のユニットを挿入してよい。書込みユニット3を抜き去
ることにより、主記憶空間中にプログラム・ロード用プ
ログラムが占めていた領域が空くので、以後はこの領域
を利用することにより主記憶空間の有効利用ができる。
ただし、書込みユニット3の引抜きによって、プログラ
ム。ロード用プログラム分だけ主記憶空間が物理的に削
減されるので、その分だけ主記憶空間を回復するために
論理的なアドレス操作が必要になる。この場合のアドレ
ス操作の一例を第2図に示す。第2図は、主記憶空間に
おけるPROMユニット2とプログラム。
ロード用プログラムの配置を示すもので、aは書込みユ
ニット3が実装されないとき、bは書込みユニット3が
実装されたときである。PROMユニット2は第2図a
のように#DOOO〜#FFFF(16進表示)番地に
割付けられるが、書込みユニット3がスロットに挿入さ
れてプログラム8ロード用プログラムが#F800〜#
FFFF番地を占めると、PROMユニット2はアドレ
ス操作によって論理的に#9000〜#BFFF番地に
移され、2つの領域の重複が回避される。アドレス操作
は、例えば第3図のアドレス操作回路によって行なわれ
る。この回路はPROMユニット2にアドレスデコーダ
の一部として設けられる。第3図において、G,尊よア
ンドゲート、G2はエクスクルーシブオアゲート、G3
はオアゲート、1はインバータである。アンドゲートG
,にはLアドレス信号の先頭ビットMDB○、アドレス
信号の次のビットMDBIと書込みユニット3のユニッ
ト実装信号PRGの反転値との排他的論理和、およびア
ドレス信号のビットMDB2とMPB3の論理和が入力
信号として与えられ、これら入力信号の論理積としてア
ドレス一致信号を出力する。このような回路によれば、
書込みユニット3が実装されていて実装信号PRGが“
L”のときは、アドレス信号の上位4ビットが1001
〜1011のとき、すなわち1金隼表示で#9〜#Bの
ときアンドゲートG,がアドレス一致信号を生じる。
ニット3が実装されないとき、bは書込みユニット3が
実装されたときである。PROMユニット2は第2図a
のように#DOOO〜#FFFF(16進表示)番地に
割付けられるが、書込みユニット3がスロットに挿入さ
れてプログラム8ロード用プログラムが#F800〜#
FFFF番地を占めると、PROMユニット2はアドレ
ス操作によって論理的に#9000〜#BFFF番地に
移され、2つの領域の重複が回避される。アドレス操作
は、例えば第3図のアドレス操作回路によって行なわれ
る。この回路はPROMユニット2にアドレスデコーダ
の一部として設けられる。第3図において、G,尊よア
ンドゲート、G2はエクスクルーシブオアゲート、G3
はオアゲート、1はインバータである。アンドゲートG
,にはLアドレス信号の先頭ビットMDB○、アドレス
信号の次のビットMDBIと書込みユニット3のユニッ
ト実装信号PRGの反転値との排他的論理和、およびア
ドレス信号のビットMDB2とMPB3の論理和が入力
信号として与えられ、これら入力信号の論理積としてア
ドレス一致信号を出力する。このような回路によれば、
書込みユニット3が実装されていて実装信号PRGが“
L”のときは、アドレス信号の上位4ビットが1001
〜1011のとき、すなわち1金隼表示で#9〜#Bの
ときアンドゲートG,がアドレス一致信号を生じる。
したがって、PROMユニット2においてはこのとき書
込み条件が成立するので、結果的にPROMユニット2
は#9000〜#BFFF番地に移されたことになる。
これに合わせてプログラム。ロード用プログラムは、P
ROMプログラムを#9000〜#BFFF番地に書込
むように作られている。書込みユニット3がスロットか
ら引き抜かれると、実装信号PRGが“H”となるので
、アンドゲートG,がアドレス一致信号を生じるのは、
アドレス信号の上位4ビットが1101〜illiのと
き、すなわち16進表示で#D〜#Fのときであるから
、FROMユニット2は#DOOO〜#FFFFの範囲
に復帰する。
込み条件が成立するので、結果的にPROMユニット2
は#9000〜#BFFF番地に移されたことになる。
これに合わせてプログラム。ロード用プログラムは、P
ROMプログラムを#9000〜#BFFF番地に書込
むように作られている。書込みユニット3がスロットか
ら引き抜かれると、実装信号PRGが“H”となるので
、アンドゲートG,がアドレス一致信号を生じるのは、
アドレス信号の上位4ビットが1101〜illiのと
き、すなわち16進表示で#D〜#Fのときであるから
、FROMユニット2は#DOOO〜#FFFFの範囲
に復帰する。
以上のように、本発明は、FROMからの書込み条件成
立信号に応じてPROMに書込み用電圧と書込みタイミ
ング信号を与えるユニットを設け、プログラム。
立信号に応じてPROMに書込み用電圧と書込みタイミ
ング信号を与えるユニットを設け、プログラム。
ロード機能によってPROMの書込みを行なうとともに
、主記憶空間でPROMとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにした。このた
め、PROMの書込みが「PROMを計算機に実装した
状態で容易に行なうことができて、しかも主記憶空間の
有効利用が可能な計算機が得られる。
、主記憶空間でPROMとプログラム・ロード用プログ
ラムが占める領域の重複を回避するようにした。このた
め、PROMの書込みが「PROMを計算機に実装した
状態で容易に行なうことができて、しかも主記憶空間の
有効利用が可能な計算機が得られる。
第1図は、本発明実施例の概念的構成図、第2図は「第
1図の装置の主記憶空間における領域配置図、第3図は
「第1図の装置の一部の詳細図である。 1・・・・・・中央処理装置、2・…・・FROMユニ
ット、3…・・・PROM書込みユニット、4・・・・
・・1/0ィンタフヱィス、5・・・・・・主記憶ユニ
ット。 毅’図努Z図 ※3図
1図の装置の主記憶空間における領域配置図、第3図は
「第1図の装置の一部の詳細図である。 1・・・・・・中央処理装置、2・…・・FROMユニ
ット、3…・・・PROM書込みユニット、4・・・・
・・1/0ィンタフヱィス、5・・・・・・主記憶ユニ
ット。 毅’図努Z図 ※3図
Claims (1)
- 1 中央処理ユニツトと、主記憶ユニツトと、この主記
憶ユニツトとともに主記憶空間を形成するプログラマブ
ル・リードオンリー・メモリと、このプログラマブル・
リードオンリー・メモリにロードすべき情報を保持した
外部媒体を配下に有するI/Oユニツトとが主記憶バス
によって相互接続された計算機において、前記主記憶バ
スに着脱自在に接続され、中央処理ユニツトからプログ
ラマブル・リードオンリー・メモリに対して書込み動作
が行なわれたときに、プログラマブル・リードオンリー
・メモリに書込み用電圧と書込みタイミング信号を与え
るとともに、プログラム・ロード用プログラムを内蔵し
ている書込みユニツトを有するとともに、前記書込みユ
ニツトを主記憶バスに装着したときに、前記プログラム
・ロード用プログラムを主記憶空間においてそれまでプ
ログラマブル・リードオンリー・メモリが占めていた領
域に位置させるとともに、プログラマブル・リードオン
リー・メモリの論理的位置をプログラム・ロード用プロ
グラムとは重ならない新たな領域に移すアドレス操作回
路が前記プログラマブル・リードオンリー・メモリに設
けられていて、外部媒体に保持された情報を中央処理ユ
ニツトが前記プログラム・ロード用プログラムにより、
プログラマブル・リードオンリー・メモリに書込むよう
にしたことを特徴とする計算機。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54168026A JPS608557B2 (ja) | 1979-12-24 | 1979-12-24 | プログラマブル・リードオンリー・メモリを有する計算機 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP54168026A JPS608557B2 (ja) | 1979-12-24 | 1979-12-24 | プログラマブル・リードオンリー・メモリを有する計算機 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5690358A JPS5690358A (en) | 1981-07-22 |
JPS608557B2 true JPS608557B2 (ja) | 1985-03-04 |
Family
ID=15860431
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54168026A Expired JPS608557B2 (ja) | 1979-12-24 | 1979-12-24 | プログラマブル・リードオンリー・メモリを有する計算機 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS608557B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63115660U (ja) * | 1987-01-23 | 1988-07-26 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58184668A (ja) * | 1982-04-22 | 1983-10-28 | Fanuc Ltd | メモリの書込み制御方式 |
JPS59107491A (ja) * | 1982-12-10 | 1984-06-21 | Nippon Telegr & Teleph Corp <Ntt> | Icカ−ド |
JPH0831087B2 (ja) * | 1985-04-24 | 1996-03-27 | 日本電装株式会社 | 1チツプマイクロコンピユ−タ |
-
1979
- 1979-12-24 JP JP54168026A patent/JPS608557B2/ja not_active Expired
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63115660U (ja) * | 1987-01-23 | 1988-07-26 |
Also Published As
Publication number | Publication date |
---|---|
JPS5690358A (en) | 1981-07-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6711059B2 (en) | Memory controller | |
US5566335A (en) | Method and apparatus for firmware upgrades in embedded systems | |
JPH0411957B2 (ja) | ||
JP2002278781A (ja) | 記憶装置、記憶装置制御方法及びプログラム | |
JPS6015968B2 (ja) | 制御記憶装置 | |
JPH0731626B2 (ja) | プロセツサ−を高容量記憶装置に接続するための電子回路 | |
US6078984A (en) | Method of operating a control system which includes a nonvolatile memory unit having memory banks and a volatile memory unit | |
US5333292A (en) | Microcomputer for selectively accessing non-volatile memory and other storage unit in response to allocated address inputs | |
JPS608557B2 (ja) | プログラマブル・リードオンリー・メモリを有する計算機 | |
JP2021515308A (ja) | デバイスをデバッグするときにメタデータにアクセスするための装置及び方法 | |
JPH0562380B2 (ja) | ||
JP3635996B2 (ja) | 情報処理システム | |
US5408666A (en) | Method and apparatus for loading a program into a program memory from a mailbox or an external ROM | |
JPH0792734B2 (ja) | メモリ装置 | |
JP2932392B2 (ja) | メモリカード | |
KR940027663A (ko) | 데이타처리시스템의 개발방법 및 데이타처리용 반도체집적회로 | |
JP3489006B2 (ja) | フラッシュメモリの書き込み方法 | |
JP2581057B2 (ja) | 評価用マイクロコンピユ−タ | |
JPS6246493A (ja) | 半導体集積回路装置 | |
EP0243189A1 (en) | Data storage and transfer apparatus | |
RU2179332C1 (ru) | Вычислительная система | |
JPS60215260A (ja) | 中央処理装置 | |
JP2961781B2 (ja) | データ処理装置 | |
JP2619671B2 (ja) | メモリ制御回路 | |
JPS61267132A (ja) | プログラムエリア代替回路 |