JPS6084073A - Picture processing unit - Google Patents
Picture processing unitInfo
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- JPS6084073A JPS6084073A JP19322683A JP19322683A JPS6084073A JP S6084073 A JPS6084073 A JP S6084073A JP 19322683 A JP19322683 A JP 19322683A JP 19322683 A JP19322683 A JP 19322683A JP S6084073 A JPS6084073 A JP S6084073A
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Abstract
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は。2値画像の符号化を行なう画像処理装置の改
良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention. The present invention relates to an improvement of an image processing device that encodes a binary image.
従来、2値画像の符号化をソフトウェアで行なう場合に
は符号化に時間金製するため、リアルタイムで行なうこ
とは難しかった。Conventionally, when encoding a binary image using software, it is difficult to encode in real time because encoding requires time and money.
本発明は上記の問題を解決するために行われたもので、
2値画像の符号化tVアルタイムで行なう画像処理装置
の実現全目的としている。The present invention was made to solve the above problems.
The entire purpose of this invention is to realize an image processing device that performs binary image encoding in tV real time.
前記の目的を達成するために、本発明の要旨とするとこ
ろは、2値画像信号において走査方向に隣シ合う2画素
の信号値の組み合わせが、% o 1N。In order to achieve the above object, the gist of the present invention is that the combination of signal values of two pixels adjacent in the scanning direction in a binary image signal is % o 1N.
11ON、%111のときそれぞれ信号値が1となるY
l、Y2.Y3出力を発生するデコーダと、前記Y1出
力によシ1をプリセットされ前NI2 ” 3出力によ
)カウントアツプされるレングスカウンタと、前記Y1
出力によυカウントアツプされるコードアドレスカウン
タと、走査している画素のXおよびX座標を発生するX
およびYアドレスカウンタと、前記コードアドレスカウ
ンタの出力によりアドレス指定されて、前記Y1出力に
よシ前記アドレスカウンタの出力を書き込まれ、前記Y
2出力により前記レングスカウンタの出力が書き込まれ
るコードメモリとを備えたことを特徴とする画像処理装
置に存する。Y when the signal value is 1 when 11ON and %111, respectively.
l, Y2. a decoder that generates the Y3 output; a length counter that is preset to 1 by the Y1 output and is incremented by the previous NI2''3 output;
A code address counter that is counted up by the output, and an X that generates the X and X coordinates of the pixel being scanned
and a Y address counter, addressed by the output of the code address counter, the output of the address counter is written by the Y1 output, and the Y
and a code memory into which the output of the length counter is written by two outputs.
以下図面を用いて本発明の詳細な説明する。 The present invention will be described in detail below using the drawings.
第1図は本発明の一実施例を示す回路構成図である。1
は2値画像信号と画像走査用クロックとを入力し走査方
向に隣シ合92画素の信号値を内容とする2ビツトのシ
フトレジスタ、2はこのシフトレジスタ1のQlおよび
Q2端子から出力される2値信号をそれぞれ人、B入力
端子に入力し、A、B入力の組合わせがゝoi’、’i
o’。FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention. 1
2 is a 2-bit shift register that inputs a binary image signal and an image scanning clock and contains the signal values of 92 adjacent pixels in the scanning direction, and 2 is output from the Ql and Q2 terminals of this shift register 1. Input binary signals to the input terminals A and B, respectively, and the combinations of A and B inputs are 'oi' and 'i.
o'.
″11#のときそれぞれ信号値が1となるYl。Yl whose signal value becomes 1 when ``11#''.
Y2.Y3出力を発生するデコーダ、3はこのデコーダ
2からのY1出力で1をプリセットされY3出力でカウ
ントアツプ(数え上げる)されるレングス(長さ)カウ
ンタ、4は前記Y1出力によシカラントアップされるコ
ードアドレスカウンタ、5.6はそれぞれ走査している
画素のXおよびX座標を発生するXおよびYアドレスカ
ウンタである。7はコードメモリで、このうち71は前
記Y1出力により前記Yアドレスカウンタ5の内容を書
き込まれるY開始アドレス部、72Vi同じく前記Y1
出力によシ前記Xアドレスカウンタ6の内容を書き込ま
れるX開始アドレス部、73は前記デコーダ2からのY
2出力によシ前記レングスカウンタ3の内容が書き込ま
れるレングス部である。Y2. A decoder that generates a Y3 output, 3 is a length counter that is preset to 1 by the Y1 output from this decoder 2 and is counted up by the Y3 output, and 4 is a siccant up by the Y1 output. Code address counter, 5.6, is an X and Y address counter which generates the X and X coordinates of the pixel being scanned, respectively. 7 is a code memory, of which 71 is a Y start address section into which the contents of the Y address counter 5 are written by the Y1 output, and 72Vi is also the Y1
An X start address section 73 is written with the contents of the X address counter 6 as an output;
This is a length section in which the contents of the length counter 3 are written by the second output.
8は前記Y2出力によシ前記コードアドレスカウンタ4
の内容をラッチするコードアドレスラッチ、9は前記コ
ードメモリ7および前記コードアドレスラッチ8の内容
をプロセサ(図には表示せず)などへ伝送するデータバ
スである。8 is the code address counter 4 according to the Y2 output.
9 is a data bus that transmits the contents of the code memory 7 and the code address latch 8 to a processor (not shown).
このような構成の画像処理装置の動作について次に説明
する。第2図は上記の画像処理装置において処理される
2値画像の一例を示した説明図である。2値画像の右上
には各画素のX座標を、左横には画素のX座標を示しで
ある。1ライン目(すなわち第2図でX座標が0)の画
素についての2値画像信号がシフトレジスタ1のD入力
に加えられる場合の動作を第1表に示す。すなわち走査
クロックに
第1表 動作例
したがってシフトレジスタ1のQl、Q2出力には、
′00#、%QQ#、′01#、%11#・・・・・・
が表われる。これらの出力はデコーダ2のA、B入力と
なり、対応した出力Yl、Y2.Y3t−発生させる。The operation of the image processing apparatus having such a configuration will be described next. FIG. 2 is an explanatory diagram showing an example of a binary image processed by the above image processing apparatus. The upper right corner of the binary image shows the X coordinate of each pixel, and the left side shows the X coordinate of the pixel. Table 1 shows the operation when the binary image signal for the pixel on the first line (that is, the X coordinate is 0 in FIG. 2) is applied to the D input of the shift register 1. In other words, the scanning clock is shown in Table 1. Operation example Therefore, the Ql and Q2 outputs of shift register 1 are as follows.
'00#,%QQ#,'01#,%11#...
appears. These outputs become the A, B inputs of the decoder 2, and the corresponding outputs Yl, Y2 . Y3t-generate.
A、B入力(の組み合わせ)が100#のときデコーダ
2は何も出力を発生しない。物体を11N、背景を%□
N とするとA、B入力が″に01′のときは物体の開
始点を示すのでY1出力が1とナリ、コードアドレスカ
ウンタ4を1つ進め、X。When the (combination of) A and B inputs is 100#, the decoder 2 generates no output. Object is 11N, background is %□
When the A and B inputs are 01', it indicates the starting point of the object, so the Y1 output is 1, the code address counter 4 is incremented by 1, and the code address counter 4 is incremented by 1.
Yアドレスカウンタ5.6の内容をコードアドレスカウ
ンタ4の出力によってアドレス指定してコードメモリ7
のY開始アドレセ部71.X開始アドレス部72にそれ
ぞれ書き込むとともにレングスカウンタ3を1にプリセ
ットする。A、B入力が111′のときは物体の内部で
あることを示すので、Y3出力が1となり、レングスカ
ウンタ3の内容を1つ進める。A、B入力が110′の
ときは物体の終了点を示しているので、Y2出力が1と
なシレングスカウンタ3の出力をコードメモリ7におけ
るレングス部73の、コードアドレスカウンタ4の出力
によって指定されるアドレスに書き込まれる。このよう
な処理を繰り返すことによシ、z値画像は′INの連な
#)(ラン)の開始アドレスとその長さKよシ符号化さ
れる。第2図の2値画像例を処理したときのコードメモ
リ7の内容を第2表に示す。1画面の処理が終わるとコ
第2表 コードメモリの内容例
一ドアドレスカウンタ4の内容(1画面圧おけるランの
数)はコードアドレスラッチ8にラッチされる。コード
メモリ7に書き込まれたランの開始アドレスとその長さ
を示す内容およびコードアドレスラッチ8に書き込まれ
た1画面におけるランの数は、データバス9t−介して
プロセサなどに送られ処理される。コードアドレスラッ
チ8の出力が示す1画面におけるランの数は、プロセサ
においてコードメモリの内容に1画面分の区切シラ設け
る。際に役立つ。The contents of Y address counters 5 and 6 are addressed by the output of code address counter 4 and stored in code memory 7.
Y start address section 71. The length counter 3 is preset to 1 while writing each into the X start address field 72. When the A and B inputs are 111', it indicates that the object is inside the object, so the Y3 output becomes 1 and the content of the length counter 3 is incremented by one. When the A and B inputs are 110', it indicates the end point of the object, so the Y2 output is 1.The output of the length counter 3 is specified by the output of the code address counter 4 of the length section 73 in the code memory 7. is written to the address specified. By repeating such processing, the z-value image is encoded using the start address of a series of 'IN'(#) (run) and its length K. Table 2 shows the contents of the code memory 7 when the binary image example shown in FIG. 2 is processed. When the processing for one screen is completed, the contents of the address counter 4 (the number of runs in one screen) are latched into the code address latch 8. The content indicating the start address and length of the run written in the code memory 7 and the number of runs in one screen written in the code address latch 8 are sent to a processor or the like via the data bus 9t- for processing. The number of runs in one screen indicated by the output of the code address latch 8 is determined by dividing the contents of the code memory in the processor by one screen. Useful when needed.
このような構成の画像処理装置を用いれば、TVカメラ
の映像出力と同期して符号化が行なえるためリアルタイ
ム処理が可能となる。If an image processing apparatus having such a configuration is used, encoding can be performed in synchronization with the video output of the TV camera, thereby enabling real-time processing.
なお入力2値画像信号としてはTVカメラからの出力を
2値化したものでもよいが、あらかじめ画像メモリに蓄
えられたものを読み出して用いても構わない。Note that the input binary image signal may be a binary image signal obtained by converting the output from a TV camera, but it is also possible to read out and use a signal stored in an image memory in advance.
以上述べたように本発明によれば、2値画像の符号化を
リアルタイムで行なう画像処理装置全簡単な構成で実現
できる。As described above, according to the present invention, an image processing apparatus that encodes a binary image in real time can be realized with a simple configuration.
第1図は本発明の一実施例を示す回路構成図、第2図は
2値画像の一例を示す説明図である。
2・・・デコーダ 3・・・レングスカウンタ4・・・
コードアドレスカウンタ
5・・・XアドレスカウンタFIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing an example of a binary image. 2...Decoder 3...Length counter 4...
Code address counter 5...X address counter
Claims (1)
値の組み合わせが%Qx#、11Q#。 111′のときそれぞれ信号値が1となるYl。 y2.y3出力を発生するデコーダと、前記Y1出力に
より1をプリセットされ前記Y3出力によりカウントア
ツプされるレングスカウンタと、前記Y1出力によシカ
ラントアップされるコードアドレスカウンタと、走査し
ている画素のXおよびy座標を発生するXお↓びYアド
レスカウンタと、前記コードアドレスカウンタの出力に
よシアドレス指定されて、前記Y1出力によシ前記アド
レスカウンタの出力を書き込まれ、前記Y2出力にょシ
前記レングスカウンタの出力が書き込まれるコードメモ
リとを備えたことを特徴とする画像処理装置。[Claims] In a binary image signal, the combination of signal values of two pixels adjacent in the scanning direction is %Qx#, 11Q#. 111', the signal value becomes 1, respectively. y2. A decoder that generates the y3 output, a length counter that is preset to 1 by the Y1 output and incremented by the Y3 output, a code address counter that is incremented by the Y1 output, and X and Y address counters that generate the and y coordinates, and the output of the code address counter specifies the address, the output of the address counter is written to the Y1 output, and the An image processing device comprising: a code memory into which the output of a length counter is written.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19322683A JPS6084073A (en) | 1983-10-14 | 1983-10-14 | Picture processing unit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19322683A JPS6084073A (en) | 1983-10-14 | 1983-10-14 | Picture processing unit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6084073A true JPS6084073A (en) | 1985-05-13 |
JPH0135543B2 JPH0135543B2 (en) | 1989-07-26 |
Family
ID=16304412
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19322683A Granted JPS6084073A (en) | 1983-10-14 | 1983-10-14 | Picture processing unit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6084073A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008198509A (en) * | 2007-02-14 | 2008-08-28 | Toyokuni Electric Cable Co Ltd | Connection tool for low-voltage cable |
-
1983
- 1983-10-14 JP JP19322683A patent/JPS6084073A/en active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008198509A (en) * | 2007-02-14 | 2008-08-28 | Toyokuni Electric Cable Co Ltd | Connection tool for low-voltage cable |
Also Published As
Publication number | Publication date |
---|---|
JPH0135543B2 (en) | 1989-07-26 |
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