JPS6084073A - Picture processing unit - Google Patents
Picture processing unitInfo
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- JPS6084073A JPS6084073A JP19322683A JP19322683A JPS6084073A JP S6084073 A JPS6084073 A JP S6084073A JP 19322683 A JP19322683 A JP 19322683A JP 19322683 A JP19322683 A JP 19322683A JP S6084073 A JPS6084073 A JP S6084073A
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Abstract
Description
【発明の詳細な説明】
〔発明の属する分野〕
本発明は。２値画像の符号化を行なう画像処理装置の改
良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of the Invention] The present invention. The present invention relates to an improvement of an image processing device that encodes a binary image.
従来、２値画像の符号化をソフトウェアで行なう場合に
は符号化に時間金製するため、リアルタイムで行なうこ
とは難しかった。Conventionally, when encoding a binary image using software, it is difficult to encode in real time because encoding requires time and money.
本発明は上記の問題を解決するために行われたもので、
２値画像の符号化ｔＶアルタイムで行なう画像処理装置
の実現全目的としている。The present invention was made to solve the above problems.
The entire purpose of this invention is to realize an image processing device that performs binary image encoding in tV real time.
前記の目的を達成するために、本発明の要旨とするとこ
ろは、２値画像信号において走査方向に隣シ合う２画素
の信号値の組み合わせが、％ ｏ １Ｎ。In order to achieve the above object, the gist of the present invention is that the combination of signal values of two pixels adjacent in the scanning direction in a binary image signal is % o 1N.
１１ＯＮ、％１１１のときそれぞれ信号値が１となるＹ
ｌ、Ｙ２．Ｙ３出力を発生するデコーダと、前記Ｙ１出
力によシ１をプリセットされ前ＮＩ２ ” ３出力によ
）カウントアツプされるレングスカウンタと、前記Ｙ１
出力によυカウントアツプされるコードアドレスカウン
タと、走査している画素のＸおよびＸ座標を発生するＸ
およびＹアドレスカウンタと、前記コードアドレスカウ
ンタの出力によりアドレス指定されて、前記Ｙ１出力に
よシ前記アドレスカウンタの出力を書き込まれ、前記Ｙ
２出力により前記レングスカウンタの出力が書き込まれ
るコードメモリとを備えたことを特徴とする画像処理装
置に存する。Y when the signal value is 1 when 11ON and %111, respectively.
l, Y2. a decoder that generates the Y3 output; a length counter that is preset to 1 by the Y1 output and is incremented by the previous NI2''3 output;
A code address counter that is counted up by the output, and an X that generates the X and X coordinates of the pixel being scanned
and a Y address counter, addressed by the output of the code address counter, the output of the address counter is written by the Y1 output, and the Y
and a code memory into which the output of the length counter is written by two outputs.
以下図面を用いて本発明の詳細な説明する。 The present invention will be described in detail below using the drawings.
第１図は本発明の一実施例を示す回路構成図である。１
は２値画像信号と画像走査用クロックとを入力し走査方
向に隣シ合９２画素の信号値を内容とする２ビツトのシ
フトレジスタ、２はこのシフトレジスタ１のＱｌおよび
Ｑ２端子から出力される２値信号をそれぞれ人、Ｂ入力
端子に入力し、Ａ、Ｂ入力の組合わせがゝｏｉ’、’ｉ
ｏ’。FIG. 1 is a circuit configuration diagram showing an embodiment of the present invention. 1
2 is a 2-bit shift register that inputs a binary image signal and an image scanning clock and contains the signal values of 92 adjacent pixels in the scanning direction, and 2 is output from the Ql and Q2 terminals of this shift register 1. Input binary signals to the input terminals A and B, respectively, and the combinations of A and B inputs are 'oi' and 'i.
o'.
″１１＃のときそれぞれ信号値が１となるＹｌ。Yl whose signal value becomes 1 when ``11#''.
Ｙ２．Ｙ３出力を発生するデコーダ、３はこのデコーダ
２からのＹ１出力で１をプリセットされＹ３出力でカウ
ントアツプ（数え上げる）されるレングス（長さ）カウ
ンタ、４は前記Ｙ１出力によシカラントアップされるコ
ードアドレスカウンタ、５．６はそれぞれ走査している
画素のＸおよびＸ座標を発生するＸおよびＹアドレスカ
ウンタである。７はコードメモリで、このうち７１は前
記Ｙ１出力により前記Ｙアドレスカウンタ５の内容を書
き込まれるＹ開始アドレス部、７２Ｖｉ同じく前記Ｙ１
出力によシ前記Ｘアドレスカウンタ６の内容を書き込ま
れるＸ開始アドレス部、７３は前記デコーダ２からのＹ
２出力によシ前記レングスカウンタ３の内容が書き込ま
れるレングス部である。Y2. A decoder that generates a Y3 output, 3 is a length counter that is preset to 1 by the Y1 output from this decoder 2 and is counted up by the Y3 output, and 4 is a siccant up by the Y1 output. Code address counter, 5.6, is an X and Y address counter which generates the X and X coordinates of the pixel being scanned, respectively. 7 is a code memory, of which 71 is a Y start address section into which the contents of the Y address counter 5 are written by the Y1 output, and 72Vi is also the Y1
An X start address section 73 is written with the contents of the X address counter 6 as an output;
This is a length section in which the contents of the length counter 3 are written by the second output.
８は前記Ｙ２出力によシ前記コードアドレスカウンタ４
の内容をラッチするコードアドレスラッチ、９は前記コ
ードメモリ７および前記コードアドレスラッチ８の内容
をプロセサ（図には表示せず）などへ伝送するデータバ
スである。8 is the code address counter 4 according to the Y2 output.
9 is a data bus that transmits the contents of the code memory 7 and the code address latch 8 to a processor (not shown).
このような構成の画像処理装置の動作について次に説明
する。第２図は上記の画像処理装置において処理される
２値画像の一例を示した説明図である。２値画像の右上
には各画素のＸ座標を、左横には画素のＸ座標を示しで
ある。１ライン目（すなわち第２図でＸ座標が０）の画
素についての２値画像信号がシフトレジスタ１のＤ入力
に加えられる場合の動作を第１表に示す。すなわち走査
クロックに
第１表 動作例
したがってシフトレジスタ１のＱｌ、Ｑ２出力には、
′００＃、％ＱＱ＃、′０１＃、％１１＃・・・・・・
が表われる。これらの出力はデコーダ２のＡ、Ｂ入力と
なり、対応した出力Ｙｌ、Ｙ２．Ｙ３ｔ−発生させる。The operation of the image processing apparatus having such a configuration will be described next. FIG. 2 is an explanatory diagram showing an example of a binary image processed by the above image processing apparatus. The upper right corner of the binary image shows the X coordinate of each pixel, and the left side shows the X coordinate of the pixel. Table 1 shows the operation when the binary image signal for the pixel on the first line (that is, the X coordinate is 0 in FIG. 2) is applied to the D input of the shift register 1. In other words, the scanning clock is shown in Table 1. Operation example Therefore, the Ql and Q2 outputs of shift register 1 are as follows.
'00#,%QQ#,'01#,%11#...
appears. These outputs become the A, B inputs of the decoder 2, and the corresponding outputs Yl, Y2 . Y3t-generate.
Ａ、Ｂ入力（の組み合わせ）が１００＃のときデコーダ
２は何も出力を発生しない。物体を１１Ｎ、背景を％□
Ｎ とするとＡ、Ｂ入力が″に０１′のときは物体の開
始点を示すのでＹ１出力が１とナリ、コードアドレスカ
ウンタ４を１つ進め、Ｘ。When the (combination of) A and B inputs is 100#, the decoder 2 generates no output. Object is 11N, background is %□
When the A and B inputs are 01', it indicates the starting point of the object, so the Y1 output is 1, the code address counter 4 is incremented by 1, and the code address counter 4 is incremented by 1.
Ｙアドレスカウンタ５．６の内容をコードアドレスカウ
ンタ４の出力によってアドレス指定してコードメモリ７
のＹ開始アドレセ部７１．Ｘ開始アドレス部７２にそれ
ぞれ書き込むとともにレングスカウンタ３を１にプリセ
ットする。Ａ、Ｂ入力が１１１′のときは物体の内部で
あることを示すので、Ｙ３出力が１となり、レングスカ
ウンタ３の内容を１つ進める。Ａ、Ｂ入力が１１０′の
ときは物体の終了点を示しているので、Ｙ２出力が１と
なシレングスカウンタ３の出力をコードメモリ７におけ
るレングス部７３の、コードアドレスカウンタ４の出力
によって指定されるアドレスに書き込まれる。このよう
な処理を繰り返すことによシ、ｚ値画像は′ＩＮの連な
＃）（ラン）の開始アドレスとその長さＫよシ符号化さ
れる。第２図の２値画像例を処理したときのコードメモ
リ７の内容を第２表に示す。１画面の処理が終わるとコ
第２表 コードメモリの内容例
一ドアドレスカウンタ４の内容（１画面圧おけるランの
数）はコードアドレスラッチ８にラッチされる。コード
メモリ７に書き込まれたランの開始アドレスとその長さ
を示す内容およびコードアドレスラッチ８に書き込まれ
た１画面におけるランの数は、データバス９ｔ−介して
プロセサなどに送られ処理される。コードアドレスラッ
チ８の出力が示す１画面におけるランの数は、プロセサ
においてコードメモリの内容に１画面分の区切シラ設け
る。際に役立つ。The contents of Y address counters 5 and 6 are addressed by the output of code address counter 4 and stored in code memory 7.
Y start address section 71. The length counter 3 is preset to 1 while writing each into the X start address field 72. When the A and B inputs are 111', it indicates that the object is inside the object, so the Y3 output becomes 1 and the content of the length counter 3 is incremented by one. When the A and B inputs are 110', it indicates the end point of the object, so the Y2 output is 1.The output of the length counter 3 is specified by the output of the code address counter 4 of the length section 73 in the code memory 7. is written to the address specified. By repeating such processing, the z-value image is encoded using the start address of a series of 'IN'(#) (run) and its length K. Table 2 shows the contents of the code memory 7 when the binary image example shown in FIG. 2 is processed. When the processing for one screen is completed, the contents of the address counter 4 (the number of runs in one screen) are latched into the code address latch 8. The content indicating the start address and length of the run written in the code memory 7 and the number of runs in one screen written in the code address latch 8 are sent to a processor or the like via the data bus 9t- for processing. The number of runs in one screen indicated by the output of the code address latch 8 is determined by dividing the contents of the code memory in the processor by one screen. Useful when needed.
このような構成の画像処理装置を用いれば、ＴＶカメラ
の映像出力と同期して符号化が行なえるためリアルタイ
ム処理が可能となる。If an image processing apparatus having such a configuration is used, encoding can be performed in synchronization with the video output of the TV camera, thereby enabling real-time processing.
なお入力２値画像信号としてはＴＶカメラからの出力を
２値化したものでもよいが、あらかじめ画像メモリに蓄
えられたものを読み出して用いても構わない。Note that the input binary image signal may be a binary image signal obtained by converting the output from a TV camera, but it is also possible to read out and use a signal stored in an image memory in advance.
以上述べたように本発明によれば、２値画像の符号化を
リアルタイムで行なう画像処理装置全簡単な構成で実現
できる。As described above, according to the present invention, an image processing apparatus that encodes a binary image in real time can be realized with a simple configuration.
第１図は本発明の一実施例を示す回路構成図、第２図は
２値画像の一例を示す説明図である。
２・・・デコーダ ３・・・レングスカウンタ４・・・
コードアドレスカウンタ
５・・・ＸアドレスカウンタFIG. 1 is a circuit configuration diagram showing an embodiment of the present invention, and FIG. 2 is an explanatory diagram showing an example of a binary image. 2...Decoder 3...Length counter 4...
Code address counter 5...X address counter
Claims (1)
値の組み合わせが％Ｑｘ＃、１１Ｑ＃。 １１１′のときそれぞれ信号値が１となるＹｌ。 ｙ２．ｙ３出力を発生するデコーダと、前記Ｙ１出力に
より１をプリセットされ前記Ｙ３出力によりカウントア
ツプされるレングスカウンタと、前記Ｙ１出力によシカ
ラントアップされるコードアドレスカウンタと、走査し
ている画素のＸおよびｙ座標を発生するＸお↓びＹアド
レスカウンタと、前記コードアドレスカウンタの出力に
よシアドレス指定されて、前記Ｙ１出力によシ前記アド
レスカウンタの出力を書き込まれ、前記Ｙ２出力にょシ
前記レングスカウンタの出力が書き込まれるコードメモ
リとを備えたことを特徴とする画像処理装置。[Claims] In a binary image signal, the combination of signal values of two pixels adjacent in the scanning direction is %Qx#, 11Q#. 111', the signal value becomes 1, respectively. y2. A decoder that generates the y3 output, a length counter that is preset to 1 by the Y1 output and incremented by the Y3 output, a code address counter that is incremented by the Y1 output, and X and Y address counters that generate the and y coordinates, and the output of the code address counter specifies the address, the output of the address counter is written to the Y1 output, and the An image processing device comprising: a code memory into which the output of a length counter is written.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19322683A JPS6084073A (en) | 1983-10-14 | 1983-10-14 | Picture processing unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19322683A JPS6084073A (en) | 1983-10-14 | 1983-10-14 | Picture processing unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6084073A true JPS6084073A (en) | 1985-05-13 |
| JPH0135543B2 JPH0135543B2 (en) | 1989-07-26 |
Family
ID=16304412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19322683A Granted JPS6084073A (en) | 1983-10-14 | 1983-10-14 | Picture processing unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084073A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198509A (en) * | 2007-02-14 | 2008-08-28 | Toyokuni Electric Cable Co Ltd | Connection tool for low-voltage cable |
-
1983
- 1983-10-14 JP JP19322683A patent/JPS6084073A/en active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008198509A (en) * | 2007-02-14 | 2008-08-28 | Toyokuni Electric Cable Co Ltd | Connection tool for low-voltage cable |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0135543B2 (en) | 1989-07-26 |
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