JPH03136575A - Facsimile coder - Google Patents
Facsimile coderInfo
- Publication number
- JPH03136575A JPH03136575A JP27687089A JP27687089A JPH03136575A JP H03136575 A JPH03136575 A JP H03136575A JP 27687089 A JP27687089 A JP 27687089A JP 27687089 A JP27687089 A JP 27687089A JP H03136575 A JPH03136575 A JP H03136575A
- Authority
- JP
- Japan
- Prior art keywords
- code
- run length
- length
- input
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 21
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 108010076504 Protein Sorting Signals Proteins 0.000 claims description 4
- 239000000284 extract Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000000872 buffer Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T9/00—Image coding
- G06T9/005—Statistical coding, e.g. Huffman, run length coding
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はファクシミリ符号器に関し、特に複数ラインあ
るいは１ペ一ジ分の連続した画信号列の入力に対して即
時的に符号化処理を行い出力するファクシミリ符号器に
関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a facsimile encoder, and particularly to a facsimile encoder that performs instant encoding processing on input of a continuous image signal sequence for multiple lines or one page. This relates to a facsimile encoder that outputs.
第２図は第１の従来例のファクシミリ符号器を用いた送
信機のブロック図である。FIG. 2 is a block diagram of a transmitter using a first conventional facsimile encoder.
原稿読み取り部２１で読み取られた画像は、１次元画信
号列となって符号器２２に入力される。The image read by the original reading unit 21 is input to the encoder 22 as a one-dimensional image signal sequence.
符号器２２はＣＣＩＴＴ勧告Ｔ４に従って符号化して、
符号蓄積メモリ２５に入力する。通信部２３は符号蓄積
メモリ２５より符号化データを回線速度に合わせて受け
取り、変調して回線に送出する。ここで、符号蓄積メモ
リ２５０目的は一定回線速度と変動する符号器２２の符
号出力速度とを平滑化することにあり、最近のファクシ
ミリ送信機においては、原稿１ペ一ジ分に相当する以上
の符号を蓄積する大容量のメモリが使われる場合が多い
。その結果、符号器２２の符号出力速度の不足によりダ
ミーデータ（フィル七よばれる）を送出することか減り
、通信時間の減少が図れる。The encoder 22 encodes according to CCITT Recommendation T4,
The code is input to the code storage memory 25. The communication unit 23 receives encoded data from the code storage memory 25 in accordance with the line speed, modulates it, and sends it out to the line. Here, the purpose of the code storage memory 250 is to smooth the constant line speed and the fluctuating code output speed of the encoder 22. Large-capacity memories are often used to store codes. As a result, the number of dummy data (referred to as fill-7) transmitted due to the insufficient code output speed of the encoder 22 is reduced, and the communication time can be reduced.
符号器２２は、通常数ライン分のラインメモリ２４を保
有し、原稿読み取り部２１の出力画信号を１ライン単位
でバッファリングする。従って、原稿読み取り部２１は
、１走査線（ライン）単位で読み取りを制御する。すな
わち、原稿を１ライン読み取り、符号器２２の入力可能
状態を待って画信号を出力する。そのため、読み取り画
像が複雑で、発生符号量が多いときは原稿の読み取り速
度は遅くなる。一方、最近のファクシミリ送信機は低価
格の装置においても、上記のような間欠読み取り（ライ
ン単位で不等速で読み取る）でなく、原稿の読み取りを
等速で行うことが要求されつつある。The encoder 22 normally has a line memory 24 for several lines, and buffers the output image signal of the original reading section 21 line by line. Therefore, the document reading section 21 controls reading in units of one scanning line (line). That is, it reads one line of the original, waits until the encoder 22 is ready for input, and then outputs an image signal. Therefore, when the read image is complex and the amount of generated codes is large, the document reading speed becomes slow. On the other hand, recent facsimile transmitters, even low-cost devices, are required to read originals at a constant speed instead of the above-mentioned intermittent reading (reading line by line at non-uniform speeds).
第３図は第２の従来例のファクシミリ符号器を用いた送
信機のブロック図である。原稿読み取り部３１で読み取
られた画信号は原稿１ペ一ジ分を一旦、画像蓄積メモリ
３６に蓄積され、その後符号器３２によって符号化出力
される。そうすることによって、符号器３２の符号化能
力にかかわらず、原稿読み取り部３１はライン単位で連
続して画像を読み取ることができる。FIG. 3 is a block diagram of a transmitter using a second conventional facsimile encoder. The image signal read by the original reading unit 31 is temporarily stored in the image storage memory 36 for one page of the original, and then encoded and outputted by the encoder 32. By doing so, the original reading section 31 can continuously read images line by line, regardless of the encoding ability of the encoder 32.
上述した従来のファクシミリ符−号器を用いた送信機は
、原稿１ペ一ジ分の画像蓄積メモリを使用するため、大
容量のメモリが必要となる。（Ｂ４原稿、 ８ｄｏｔ／
ｍｍＸ７．７ｄｏｔ／ｍｍ読み取りで６Ｍｂｉｔ程度必
要）そのため、装置のコストが高くつき、低価格機での
実現が困難であった。The transmitter using the conventional facsimile encoder described above uses an image storage memory for one page of a document, and thus requires a large capacity memory. (B4 manuscript, 8dot/
(Requires about 6 Mbit for reading mm x 7.7 dots/mm) Therefore, the cost of the device is high, and it is difficult to implement it with a low-cost machine.
本発明のファクシミリ符号器は、入力クロックに同期し
て連続的に１次元２値化画信号列を入力し連続する白ま
たは黒の長さを計数出力するランレングス計算回路と、
このランレングス計算回路の出力を入力とし内部クロッ
クに同期してデータが読み出されるＦＩＦＯメモリと、
このＦＩＦＯメモリの出力を入力としランレングスを６
４の倍数のメイクアップ部分と６３以下のターミネート
部分とに分解して出力するランレングス変換回路と、こ
のランレングス変換回路の出力を入力アドレスとし前記
入力のランレングスに対応する符号と符号長とを出力す
るＲＯＭと、このＲＯＭの出力符号と出力符号長とを受
け取り出力符号のうち出力符号長で与えられるビット長
だけ有効符号としてパラレル−シリアル変換して出力す
る変換回路とを有している。The facsimile encoder of the present invention includes a run length calculation circuit that continuously inputs a one-dimensional binary image signal sequence in synchronization with an input clock and counts and outputs the length of continuous white or black;
a FIFO memory from which the output of the run length calculation circuit is input and data is read out in synchronization with an internal clock;
The output of this FIFO memory is input and the run length is 6.
A run-length conversion circuit that decomposes and outputs a make-up part of multiples of 4 and a termination part of 63 or less, and a code and code length corresponding to the run-length of the input, using the output of this run-length conversion circuit as an input address. It has a ROM that outputs a ROM, and a conversion circuit that receives the output code and output code length of the ROM, converts the output code into a valid code by the bit length given by the output code length, and outputs the parallel-to-serial conversion. .
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
画像信号は、入力クロックに同期してランレングス計算
回路１１に入力される。ランレングス計算回路１１は、
画像信号の白または黒の連続する長さを計数し、色識別
信号とともにランレングス情報としてＦＩＦＯメモリ１
２に書き込む。たとえば原稿がＢ４定型サイズで読み取
り画素密度が８ｄｏｔ／ｍｍとすれば、ライン長は２０
４８ｂｉｔであり、最大のランレングスは２０４８すな
わち１１ｂｉｔである。色識別信号（ｌｂｉｔ）とあわ
せて、１２ｂｉｔをランレングス情報としてＦＩＦＯメ
モリ１２に書き込む。ＦＩＦＯメモリ１２への書き込み
クロックは入力クロックである。ランレングス変換回路
１３はＦＩＦＯメモリ１２からランレングス情報を引き
取り、ＣＣＩＴＴ勧告Ｔ４勧告上４き符号語として出力
する。すなわち、色識別信号（１ｂｉｔ）、メークアッ
プ、ターミネート識別信号（ｌｂｉｔ）及びランレング
ス（６ｂｉｔ）の合計８ｂｉｔの信号をＲＯＭ１４のア
ドレスに入力する。ランレングスが６３以下のときはタ
ーミネート指定をする。ランレングスが６４以上のとき
はメークアップ指定をし、６４の倍数部分をランレング
スとして出力する。そして、６４の端数部分はターミネ
ート信号として引き続いて出力する。例えば、白のラン
レングス１３２のとき、符号語は次の２段階で出力する
。The image signal is input to the run length calculation circuit 11 in synchronization with the input clock. The run length calculation circuit 11 is
The continuous length of white or black of the image signal is counted and stored in the FIFO memory 1 as run length information along with the color identification signal.
Write in 2. For example, if the original is B4 standard size and the reading pixel density is 8 dots/mm, the line length is 20
It is 48 bits, and the maximum run length is 2048, or 11 bits. Together with the color identification signal (lbit), 12 bits are written into the FIFO memory 12 as run length information. The write clock to the FIFO memory 12 is the input clock. The run length conversion circuit 13 receives run length information from the FIFO memory 12 and outputs it as a CCITT recommendation T4 upper 4 code word. That is, a total of 8-bit signals, including a color identification signal (1 bit), makeup, termination identification signal (l bit), and run length (6 bit), are input to the address of the ROM 14. If the run length is 63 or less, specify termination. When the run length is 64 or more, makeup is specified and the multiple of 64 is output as the run length. Then, the fractional part of 64 is successively output as a termination signal. For example, when the run length of white is 132, the code word is output in the following two stages.
（１） 白 メイクアップ ランレングス＝２
（１３０＝６４Ｘｌ＋４）
（２） 白 ターミネート ランレングス＝４ （
１３０＝６４ｘ２＋４）
ＦＩＦＯメモリ１２からの読み出しは内部クロックで実
行される。ＲＯＭ１４はランレングス変換回路１３から
の符号語を入力アドレスとし、テーブル変換により符号
（１３ｂｉｔ）および符号長（４ｂｉｔ）を出力する。(1) White makeup run length = 2
(130=64Xl+4) (2) White Terminal Run Length=4 (
130=64x2+4) Reading from the FIFO memory 12 is performed using an internal clock. The ROM 14 takes the code word from the run length conversion circuit 13 as an input address, and outputs a code (13 bits) and code length (4 bits) by table conversion.
例えば、黒ランＯが入力された場合出力は次のようにな
る。For example, if black run O is input, the output will be as follows.
０１７０１６０１５０１４０１３０１２０１１０１００
９０ｇ・・・有効ｂｉｔｏ１７が１ｓｔｂｉｔ
・・・０７ ０６ ０５ ０４ ０３ ０２ ０１
ダミー 符号長
バイナリ表示（０４がＭＳＢ）
Ｐ／Ｓ変換回路１５は、ＲＯＭ１４から符号（１３ｂｉ
ｔ）および符号長（４ｂｉｔ）を受け取り、符号データ
から、符号長データであられされる有効ｂｉｔだげを切
りだし、パラレル／シリアル変換して出力する。0170160150140130120110100
90g...Valid bit 17 is 1st bit...07 06 05 04 03 02 01
Dummy Code length binary display (04 is MSB) The P/S conversion circuit 15 displays the code (13bi
t) and code length (4 bits), extracts the effective bits covered by the code length data from the code data, performs parallel/serial conversion, and outputs them.
本実施例において、画像入力が連続する場合、すなわち
入力クロックが連続する場合、入力１画素あたり発生す
る符号量が最大になるときが、もっとも早い動作を要求
される。すなわち、白１画素 黒１画素が交互に連続し
て発生するケースが最悪となる。白ランｌ、黒ラン１の
符号長は、それぞれ６ｂｉｔ、 ３ｂｉｔであるから、
このケースで入力１画素あたり発生する符号量は４．５
ｂｉｔとなる。最終的には符号はシリアル出力されるか
ら、内部クロックは入力クロックの少なくとも４．５倍
のスピードが要求される。実際には符号語単位でクロッ
クのから回り等が発生するため、８倍程度のスピードが
必要である。In this embodiment, when image input is continuous, that is, when input clocks are continuous, the fastest operation is required when the amount of code generated per input pixel is maximum. That is, the worst case is that one white pixel and one black pixel occur in succession alternately. The code lengths of white run l and black run 1 are 6 bits and 3 bits, respectively, so
In this case, the amount of code generated per input pixel is 4.5
It becomes a bit. Since the code is ultimately output serially, the internal clock is required to be at least 4.5 times faster than the input clock. In reality, clock rotation occurs in units of code words, so a speed approximately eight times faster is required.
以上説明したように本発明は、画像信号の入力クロック
より高速の内部クロックで符号化動作を実行することに
より、画像信号の連続入力に対しても、符号化の即時処
理ができ、その結果として、画像メモリを必要とせず、
従って安価で原稿の等速読み込みができるという効果を
有する。As explained above, by executing the encoding operation using an internal clock faster than the input clock of the image signal, the present invention can perform instant encoding processing even for continuous input of image signals, and as a result, , does not require image memory,
Therefore, it is possible to read documents at a constant speed at low cost.
第１図は本発明の一実施例の回路図、第２図及び第３図
は、第１及び第２の従来例のファクシミリ符号器を用い
た送信機のブロック図である。
１１・・・・・・ランレングス計算回路、１２・・・・
・・ＦＩＦＯメモリ、１３・・・・・・ランレングス変
換回路、１４・・・・・・ＲＯＭ％ １５・・・・・・
Ｐ／Ｓ変換回路。FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIGS. 2 and 3 are block diagrams of transmitters using first and second conventional facsimile encoders. 11...Run length calculation circuit, 12...
...FIFO memory, 13...Run length conversion circuit, 14...ROM% 15...
P/S conversion circuit.
Claims (1)
を入力し連続する白または黒の長さを計数出力するラン
レングス計算回路と、このランレングス計算回路の出力
を入力とし内部クロックに同期してデータが読み出され
るＦＩＦＯメモリと、このＦＩＦＯメモリの出力を入力
としランレングスを６４の倍数のメイクアップ部分と６
３以下のターミネート部分とに分解して出力するランレ
ングス変換回路と、このランレングス変換回路の出力を
入力アドレスとし前記入力のランレングスに対応する符
号と符号長とを出力するＲＯＭと、このＲＯＭの出力符
号と出力符号長とを受け取り出力符号のうち出力符号長
で与えられるビット長だけ有効符号としてパラレル−シ
リアル変換して出力する変換回路とを有することを特徴
とするファクシミリ符号器。A run length calculation circuit that continuously inputs a one-dimensional binary image signal sequence in synchronization with the input clock and counts and outputs the length of continuous white or black, and an internal clock that takes the output of this run length calculation circuit as input. A FIFO memory from which data is read out in synchronization with
a run length conversion circuit that decomposes and outputs a termination part of 3 or less, a ROM that uses the output of this run length conversion circuit as an input address and outputs a code and code length corresponding to the run length of the input; 1. A facsimile encoder comprising: a converting circuit which receives an output code and an output code length, converts the output code from parallel to serial as an effective code by a bit length given by the output code length, and outputs the converted code.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27687089A JPH03136575A (en) | 1989-10-23 | 1989-10-23 | Facsimile coder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27687089A JPH03136575A (en) | 1989-10-23 | 1989-10-23 | Facsimile coder |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03136575A true JPH03136575A (en) | 1991-06-11 |
Family
ID=17575560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27687089A Pending JPH03136575A (en) | 1989-10-23 | 1989-10-23 | Facsimile coder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03136575A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488400A2 (en) * | 1990-11-29 | 1992-06-03 | Nec Corporation | One-dimensional pixel data encoder for use in real time data processing type facsimile apparatus |
| JPH0927913A (en) * | 1995-07-11 | 1997-01-28 | Murata Mach Ltd | Coder and facsimile equipment provided with it |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883473A (en) * | 1981-11-12 | 1983-05-19 | Matsushita Electric Ind Co Ltd | Picture signal encoding system |
| JPS62149268A (en) * | 1985-12-23 | 1987-07-03 | Canon Inc | Coding device for picture signal |
-
1989
- 1989-10-23 JP JP27687089A patent/JPH03136575A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5883473A (en) * | 1981-11-12 | 1983-05-19 | Matsushita Electric Ind Co Ltd | Picture signal encoding system |
| JPS62149268A (en) * | 1985-12-23 | 1987-07-03 | Canon Inc | Coding device for picture signal |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0488400A2 (en) * | 1990-11-29 | 1992-06-03 | Nec Corporation | One-dimensional pixel data encoder for use in real time data processing type facsimile apparatus |
| US5493407A (en) * | 1990-11-29 | 1996-02-20 | Nec Corporation | Encoder in facsimile apparatus generates code words with one bit address indicating remaining bits are raw unencoded data when number of pixels in a run length are below a predetermined number |
| JPH0927913A (en) * | 1995-07-11 | 1997-01-28 | Murata Mach Ltd | Coder and facsimile equipment provided with it |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04199981A (en) | Prompt processing type one-dimensional coder | |
| EP0040025A1 (en) | Real time data compression/decompression scheme for facsimile transmission system | |
| US4441208A (en) | Picture information processing and storing device | |
| GB1567726A (en) | Fascimile compression system | |
| EP0229379A2 (en) | Digital picture signal coding/decoding circuit | |
| KR930006750B1 (en) | Coding appalatus of video data | |
| JPH03136575A (en) | Facsimile coder | |
| US5274470A (en) | Data converter and image reader using the same | |
| JPH033440B2 (en) | ||
| US5202771A (en) | Image data compression system and facsimile machine employing the image data compression system | |
| JPS63279686A (en) | Variable length coding transmitter | |
| EP0310432A2 (en) | Data converter and image reader using the same | |
| JP2556047B2 (en) | Image information coding device | |
| JP2689745B2 (en) | Coded data transmission processing method | |
| JPH04258084A (en) | Code rule converter | |
| KR900007566B1 (en) | Picture data converting device | |
| JPS60240275A (en) | Picture reader | |
| JPH02240773A (en) | Picture processor | |
| JPH04123670A (en) | Equal speed read corresponding facsimile one-dimensional encoder | |
| JPH02211774A (en) | Mr 2-dimensional coding system | |
| JPH01278176A (en) | Picture signal encoding circuit | |
| JPS6348068A (en) | Transmitting device for variable density picture | |
| JPS61186074A (en) | Coding processing system | |
| JPH01293761A (en) | Picture processor | |
| JPS61256868A (en) | Data processing system |