JPS6077264A - 演算回路 - Google Patents
演算回路Info
- Publication number
- JPS6077264A JPS6077264A JP18614983A JP18614983A JPS6077264A JP S6077264 A JPS6077264 A JP S6077264A JP 18614983 A JP18614983 A JP 18614983A JP 18614983 A JP18614983 A JP 18614983A JP S6077264 A JPS6077264 A JP S6077264A
- Authority
- JP
- Japan
- Prior art keywords
- group
- gates
- circuit
- gate
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）３発明の技術分野
本発明は演算回路に係り、特にΣｘ−ｙ形式の演算回路
に関するものである。
に関するものである。
（ｂ）、従来技術の問題点
ディジタル形通信装置の自動等化器の演算等に於いては
ΣＸｉ −Ｙｉ形式の計算が頻繁に行われる。
ΣＸｉ −Ｙｉ形式の計算が頻繁に行われる。
然し自動等化器の演算の場合、Ｙｊを自動等化による回
線のインパルス応答を推定した値と仮定すると、時間の
原点の取り方により定まる成るｉの値があり、今仮に其
のｉの値をｊとすると、此のｊから成る値ｊ＋に迄の値
に対応するＹの値は必ず０以外の数値で、其の他のｉに
対応するＹの値は必ず０となるのが普通である。
線のインパルス応答を推定した値と仮定すると、時間の
原点の取り方により定まる成るｉの値があり、今仮に其
のｉの値をｊとすると、此のｊから成る値ｊ＋に迄の値
に対応するＹの値は必ず０以外の数値で、其の他のｉに
対応するＹの値は必ず０となるのが普通である。
尚本説明に於いて使用されるサヒソクスｉ、ｊ、ｋは総
て０を含む正の整数とする。
て０を含む正の整数とする。
従来は此のＩ余な計算を行うのに、ｉの数だけ乗算器を
設けるか、ｉの数だけ乗算を繰り返すか、又はＹｉの内
、ｉ＝０ から順々にＹｉの値がＯとならないｉを探し
出し、其れからに個に就いての乗算をして、ｋ個のＸ−
Ｙの総和を算出していた。
設けるか、ｉの数だけ乗算を繰り返すか、又はＹｉの内
、ｉ＝０ から順々にＹｉの値がＯとならないｉを探し
出し、其れからに個に就いての乗算をして、ｋ個のＸ−
Ｙの総和を算出していた。
然し第一の方法は乗算器が沢山必要であり、第二、第三
の方法は時間がかかり、高速処理は望めないと云う欠点
があった。
の方法は時間がかかり、高速処理は望めないと云う欠点
があった。
（Ｃ）８発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
小規模な回路構成で高速処理を可能とする演算回路を提
供することである。
小規模な回路構成で高速処理を可能とする演算回路を提
供することである。
（ｄ）１発明の構成
上記の目的は本発明によれば、入力Ｘｏ 、ｘ、、Ｘ２
・・ＸＩ、ＹｏＳＹｌ、Ｙ２ ・・Ｙｉに対し、積ｘ
ｏ ＸＹ、 、 Ｘ、 ＸＹ、 、Ｘ２ＸＹ２− ｌｌ
−１１ＸｊＸＹｉを出力する乗算回路に於いて（但しｉ
は０を含む正の整数とする）、前記数列Ｙｏ 、ｙ、、
Ｙ２ ・・・・の内続けて成る整数個にのみは０となら
ず他は総てＯである事が予め判っている場合、前記Ｙｉ
がＯか否かにより０が１を出力する論理回路群（Ｓｉ）
、前記論理回路群（Ｓｉ ）と前記＞Ｈの各ピントの論
理積をとる第一ゲート群（ａｉ）、前記続けて成る整数
個にのみは０とならなり’Ｙｉ（７）各ヒツトの論理和
をとる第二ゲート群（Ｂｋ）、前記続けて成る整数個に
のみは０とならないＹｉに対応するＸｉの各ピントの論
理和をとる第三ゲート群（Ａｋ ＞ 、前記第三ゲート
群（Ａｋ）、及び第二ゲート群（Ｂｋ ）の積をめる乗
算回路群（Ｍｋ ） 、前記論理回路群（Ｓｉ）の出力
が１であるｉに対応する前記乗算回路群＜Ｍｋ）の出力
と前記論理回路群（Ｓｔ ）の出力１の論理積をめる第
四ゲート群（ｂｉ ）を設け、前記第四ゲート群（ｂｉ
）の出力として積ｘｉｘｙｉをめ、且つ前記乗算回路
群（Ｍｋ ）の出力の和をめる加算回路を設けることに
よりΣ（Ｘｉ ｘＹｉ ）を得ることを特徴とする演算
回路を提供することにより達成される。
・・ＸＩ、ＹｏＳＹｌ、Ｙ２ ・・Ｙｉに対し、積ｘ
ｏ ＸＹ、 、 Ｘ、 ＸＹ、 、Ｘ２ＸＹ２− ｌｌ
−１１ＸｊＸＹｉを出力する乗算回路に於いて（但しｉ
は０を含む正の整数とする）、前記数列Ｙｏ 、ｙ、、
Ｙ２ ・・・・の内続けて成る整数個にのみは０となら
ず他は総てＯである事が予め判っている場合、前記Ｙｉ
がＯか否かにより０が１を出力する論理回路群（Ｓｉ）
、前記論理回路群（Ｓｉ ）と前記＞Ｈの各ピントの論
理積をとる第一ゲート群（ａｉ）、前記続けて成る整数
個にのみは０とならなり’Ｙｉ（７）各ヒツトの論理和
をとる第二ゲート群（Ｂｋ）、前記続けて成る整数個に
のみは０とならないＹｉに対応するＸｉの各ピントの論
理和をとる第三ゲート群（Ａｋ ＞ 、前記第三ゲート
群（Ａｋ）、及び第二ゲート群（Ｂｋ ）の積をめる乗
算回路群（Ｍｋ ） 、前記論理回路群（Ｓｉ）の出力
が１であるｉに対応する前記乗算回路群＜Ｍｋ）の出力
と前記論理回路群（Ｓｔ ）の出力１の論理積をめる第
四ゲート群（ｂｉ ）を設け、前記第四ゲート群（ｂｉ
）の出力として積ｘｉｘｙｉをめ、且つ前記乗算回路
群（Ｍｋ ）の出力の和をめる加算回路を設けることに
よりΣ（Ｘｉ ｘＹｉ ）を得ることを特徴とする演算
回路を提供することにより達成される。
（ｅ）１発明の実施例
第１図は本発明の一実施例を示す回路図であり、ｆａｌ
は偶数項の回路図、申）は奇数項の回路図、（Ｃ１は総
和を取る回路図である。
は偶数項の回路図、申）は奇数項の回路図、（Ｃ１は総
和を取る回路図である。
図中、ａＯｌａｌ、ａ２−１ｂ（、Ｓｂ＋、ｂ２ ・・
・は夫々アンド・ゲート、Ａｏ、、Ａ、、、Ｂ、、Ｂ、
は夫々オア・ゲート、ＭＯ，、Ｍｌは夫々乗算器、Σは
加算器である。
・は夫々アンド・ゲート、Ａｏ、、Ａ、、、Ｂ、、Ｂ、
は夫々オア・ゲート、ＭＯ，、Ｍｌは夫々乗算器、Σは
加算器である。
尚本発明の説明を簡単化するため、Ｘｉ、Ｙｉの値は総
て１ビツトの数とし、ｋ＝２であるとした。
て１ビツトの数とし、ｋ＝２であるとした。
又Ｙｉが０か否かに応じてＯか１かを出力する回路の出
力をＳｉ とする。即ち、 Ｙｉ＝０の時、５ｉ＝Ｏ Ｙｉ≠０の時、５ｉ＝１ である。
力をＳｉ とする。即ち、 Ｙｉ＝０の時、５ｉ＝Ｏ Ｙｉ≠０の時、５ｉ＝１ である。
Ｙ、、Ｙ、、ｙ２ ・・・の内続けてに個のみがＯとな
らないと云う仮定から、積ｘｏ−ｙｏ、積Ｘ２−Ｙ２、
積Ｘ、・ｙｌ ・−（７）内、Ｙｉ＃Ｑとなる唯一つの
ｉを除いて他は総て０である。
らないと云う仮定から、積ｘｏ−ｙｏ、積Ｘ２−Ｙ２、
積Ｘ、・ｙｌ ・−（７）内、Ｙｉ＃Ｑとなる唯一つの
ｉを除いて他は総て０である。
従ってＹｉ≠０となる唯一っのｉを除くｉに就いてゲー
トｂｉを閉じ、０を出力させる。
トｂｉを閉じ、０を出力させる。
又デー）Ａｏの入力はゲートａｉの出力を除き総て０で
あるので、ゲートＡ、の出力はＸｉとなる。
あるので、ゲートＡ、の出力はＸｉとなる。
デー）Ｂｏの方もＹｉ以外の入力は総て０となるので、
ゲートＢ、の出力はＹｉとなる。
ゲートＢ、の出力はＹｉとなる。
此の為乗算器Ｍ、の出力は、Ｘｌ−Ｙｉとなる。
従ってゲートｂｉの出力はＸｌ−Ｙｉとなり、其の他は
総て０となる。
総て０となる。
積ｘｌ・ｙｌ、積Ｘ３・Ｙ３、積ｘｓ−ｙｓに就いても
全く同一である。
全く同一である。
更に加算器Σを通るとΣ（Ｘｉ−Ｙｉ）が算出される。
尚ゲートａｏ、ｂｏ等は総て２人カアンド・ゲートであ
り、大規模な回路は必要でなく、ゲートＡ、、Ｂｏ等の
オア・ゲート素子はオーブン・コレクタによるワイヤー
ド・オアを使用すれば全体の素子数は大変少なくて済む
。
り、大規模な回路は必要でなく、ゲートＡ、、Ｂｏ等の
オア・ゲート素子はオーブン・コレクタによるワイヤー
ド・オアを使用すれば全体の素子数は大変少なくて済む
。
此の様に本発明によるとに個の乗算器と小規模のゲート
の追加で、高速でベクトル演算（Ｘｉ ・Ｙｉ）及び内
積Σ（Ｘｉ−Ｙｉ）を算出することが出来る。
の追加で、高速でベクトル演算（Ｘｉ ・Ｙｉ）及び内
積Σ（Ｘｉ−Ｙｉ）を算出することが出来る。
第２図はＹｉが多ビットの時のＳｔの構成法を示す図で
ある。図に示すオア・ゲートＤにはＹｉの最上位ビン）
ＭＳＢ、最下位ピノ）ＬＳＢが夫々入力される。
ある。図に示すオア・ゲートＤにはＹｉの最上位ビン）
ＭＳＢ、最下位ピノ）ＬＳＢが夫々入力される。
此の場合、（Ｙｉ＝Ｏ）は（Ｙｉの全ビットが０）に対
応するので、Ｙｉの内一つでも０でないものがあれば、
５ｉ＝１とする。
応するので、Ｙｉの内一つでも０でないものがあれば、
５ｉ＝１とする。
此の場合も第２図に示す様にオア・ゲート素子のみであ
るので素子数は増加することはない。
るので素子数は増加することはない。
（ｆ）１発明の効果
以上詳細に説明した様に本発明によれば、小規模な回路
構成で高速処理を可能とする演算回路を実現出来ると云
う大きい効果がある。
構成で高速処理を可能とする演算回路を実現出来ると云
う大きい効果がある。
第１図は本発明の一実施例を示す回路図であり、（ａ）
は偶数項の回路図、山）は奇数項の回路図、（Ｃ１は総
和を取る回路図である。 第２図はＹｉが多ピントの時のＳｉの構成法を示す図で
ある。 図中、ａ（１，、ａｌ 、ａ２”’、ｂｏ、ｂ、、ｂ２
・・・は夫々アンド・ゲート、Ａｏ、、ＡＩ、Ｂ （
） ％ Ｂ １ は夫々オア・ゲート、Ｍ、、Ｍ、は夫
々乗算器、Σは加算器、Ｄはオア・ゲートである。 １１レメ 「≦” ／ｉ２） ］Ｘ２ｌ−Ｙ２ｙｔ フχ３・Ｙ３ 一０本ケナトカ 第２図 Ｗｆ／
は偶数項の回路図、山）は奇数項の回路図、（Ｃ１は総
和を取る回路図である。 第２図はＹｉが多ピントの時のＳｉの構成法を示す図で
ある。 図中、ａ（１，、ａｌ 、ａ２”’、ｂｏ、ｂ、、ｂ２
・・・は夫々アンド・ゲート、Ａｏ、、ＡＩ、Ｂ （
） ％ Ｂ １ は夫々オア・ゲート、Ｍ、、Ｍ、は夫
々乗算器、Σは加算器、Ｄはオア・ゲートである。 １１レメ 「≦” ／ｉ２） ］Ｘ２ｌ−Ｙ２ｙｔ フχ３・Ｙ３ 一０本ケナトカ 第２図 Ｗｆ／
Claims (1)
- 入力ＸＯ、Ｘｌ、Ｘ２ ・・Ｘｉ 、ＹＯ、Ｙｉ、Ｙ２
・・Ｙｉ に対し、積ＸｏｘＹｏ、ＸＩ ｘＹｌ、Ｘ
２×Ｙ２ ・・・Ｘｉ ｘｙｔを出力する乗算回路に於
いて（（Ｅｌしｉ はＯを含む正の整数とする）、前記
数列ｙｏ 、Ｙ、、Ｙ２ ・・・・の内続けて成る整数
個にのみは０とならす他は総て０である事が予め判って
いる場合、前記Ｙｉが０か否かによりＯか１を出力する
論理回路群（Ｓｉ ） 、前記論理回路群（Ｓｉ ）と
前記Ｘｉの各ビットの論理積をとる第一ゲート群（ａｉ
）、前記続けて成る整数個にのゐは０とならないＹｉの
各ビットの論理和をとる第二ゲート群（Ｂｋ ’） 、
前記続けて成る整数＋１１ｉＩｋのみは０とならないＹ
ｉに対応するＸｉの各ビットの論理和をとる第三ゲート
群（Ａｋ）、前記第三ゲート群（Ａｋ ”） 、及び第
二ゲート群（Ｂｋ）の積をめる乗算回路群（Ｍｋ）、前
記論理回路群（Ｓｉ ）の出力が１であるｉに対応する
前記乗算回路群（Ｍｋ ）の出力と前記論理回路群（Ｓ
ｔ ）の出力１の論理積をめる第四ゲート群（ｂ３）を
設け、前記第四ゲート群（ｂｊ ）の出力として積Ｘｉ
’ＸＹｉをめ、且つ前記乗算回路群（Ｍｋ ）の出力の
和をめる加算回路を設けることによりΣ（Ｘｉ ＸＹｉ
３を得ることを特徴とする演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18614983A JPS6077264A (ja) | 1983-10-05 | 1983-10-05 | 演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18614983A JPS6077264A (ja) | 1983-10-05 | 1983-10-05 | 演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077264A true JPS6077264A (ja) | 1985-05-01 |
Family
ID=16183235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18614983A Pending JPS6077264A (ja) | 1983-10-05 | 1983-10-05 | 演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11466671B2 (en) | 2016-12-08 | 2022-10-11 | Lintec Of America, Inc. | Artificial muscle actuators |
-
1983
- 1983-10-05 JP JP18614983A patent/JPS6077264A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11466671B2 (en) | 2016-12-08 | 2022-10-11 | Lintec Of America, Inc. | Artificial muscle actuators |
| US11703037B2 (en) | 2016-12-08 | 2023-07-18 | Lintec Of America, Inc. | Artificial muscle actuators |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Hotkar et al. | Implementation of Low Power and area efficient carry select Adder | |
| US4953115A (en) | Absolute value calculating circuit having a single adder | |
| US4638449A (en) | Multiplier architecture | |
| Mondal et al. | Synthesis of balanced ternary reversible logic circuit | |
| Cotofana et al. | Low weight and fan-in neural networks for basic arithmetic operations | |
| JPS6077264A (ja) | 演算回路 | |
| US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
| JP3604518B2 (ja) | 除算装置 | |
| EP0472030A2 (en) | Method and apparatus for modifying two's complement multiplier to perform unsigned magnitude multiplication | |
| US6484193B1 (en) | Fully pipelined parallel multiplier with a fast clock cycle | |
| Balsara et al. | Understanding VLSI bit serial multipliers | |
| Hema et al. | Low Power and Area Efficient Carry Save Adder Based on Static 125nm CMOS Technology | |
| Bankar et al. | Design of arithmetic circuit using Quaternary Signed Digit Number system | |
| Abinaya et al. | Power efficient carry skip adder based on static 125nm cmos technology | |
| JP2518551B2 (ja) | 多入力加算回路 | |
| EP0129039B1 (en) | Improved multiplier architecture | |
| Jain | Realization of Carry-Free Adder Circuit Using FPGA | |
| JPH03177922A (ja) | ワレスのトリー回路 | |
| Sreelakshmi et al. | Efficient vedic signed digit decimal adder | |
| Nagaraj et al. | Design and Comparision of 16X16 Reversible Vedic Multiplier using Different Adders. | |
| JP2000347834A (ja) | Ｓｗ数系による演算回路 | |
| JPS6265131A (ja) | 乗算器 | |
| JP2711487B2 (ja) | 固定データ加減算回路 | |
| Sakthimohan et al. | An Optimized 4* 4 Braun Multiplier for Parallel Processing Architectures with a 3-bit KSA Adder | |
| Schafer et al. | A fast computer implementation of adding and arithmetic multi-polarity transforms for logic design |