JPS6077264A - Arithmetic circuit - Google Patents

Abstract

PURPOSE:To miniaturize circuit constitution and to attain high speed processing by constituting a digital arithmetic circuit with AND gates, OR gates, a multiplexer, an adder, etc. CONSTITUTION:Multiplier outputting products X0XY0, X1XY1... of inputs X0, X1, X2..., Y0, Y1, Y2... is constituted of arithmetic circuits of even and odd items. Respective arithmetic circuits are provided with AND gates a0, a2 and a1, a3..., OR gates A0, B0 and A1, B1..., multipliers M0, M1..., AND gates b0, b2 and b1, b3... and the sum of the outputs from both the arithmetic circuits is calculated by an adder SIGMA. It is previously discriminated that only a certain number K of continuous integers are ''0''s and others are all ''1''s out of the inputs Y0, Y1, Y3.... The discriminated logical value Si is inputted to odd and even item logical circuits. Thus, the size of the constitution of the digital arithmetic circuit is miniaturized and high speed processing is attained.

Description

【発明の詳細な説明】 （ａ）３発明の技術分野 本発明は演算回路に係り、特にΣｘ−ｙ形式の演算回路
に関するものである。DETAILED DESCRIPTION OF THE INVENTION (a) 3 Technical Field of the Invention The present invention relates to an arithmetic circuit, and particularly to a Σx-y type arithmetic circuit.

（ｂ）、従来技術の問題点 ディジタル形通信装置の自動等化器の演算等に於いては
ΣＸｉ　−Ｙｉ形式の計算が頻繁に行われる。(b) Problems with the Prior Art In calculations of automatic equalizers of digital communication devices, calculations in the ΣXi -Yi format are frequently performed.

然し自動等化器の演算の場合、Ｙｊを自動等化による回
線のインパルス応答を推定した値と仮定すると、時間の
原点の取り方により定まる成るｉの値があり、今仮に其
のｉの値をｊとすると、此のｊから成る値ｊ＋に迄の値
に対応するＹの値は必ず０以外の数値で、其の他のｉに
対応するＹの値は必ず０となるのが普通である。However, in the case of automatic equalizer calculations, if Yj is assumed to be the value estimated from the impulse response of the line by automatic equalization, there is a value of i that is determined depending on how the time origin is taken, and now the value of i is If j is the value of j, then the value of Y corresponding to the value j+ consisting of this j is always a number other than 0, and the value of Y corresponding to other i is always 0. be.

尚本説明に於いて使用されるサヒソクスｉ、ｊ、ｋは総
て０を含む正の整数とする。It is assumed that all of the variables i, j, and k used in this description are positive integers including 0.

従来は此のＩ余な計算を行うのに、ｉの数だけ乗算器を
設けるか、ｉの数だけ乗算を繰り返すか、又はＹｉの内
、ｉ＝０　から順々にＹｉの値がＯとならないｉを探し
出し、其れからに個に就いての乗算をして、ｋ個のＸ−
Ｙの総和を算出していた。Conventionally, in order to perform this extra calculation, it is necessary to provide as many multipliers as the number of i, repeat the multiplication as many as the number of i, or change the value of Yi from Yi to O in order from i = 0. Find the i that does not hold, and then multiply the items to k X-
The sum of Y was calculated.

然し第一の方法は乗算器が沢山必要であり、第二、第三
の方法は時間がかかり、高速処理は望めないと云う欠点
があった。However, the first method requires a large number of multipliers, and the second and third methods are time-consuming and have the disadvantage that high-speed processing cannot be expected.

（Ｃ）８発明の目的 本発明の目的は従来技術の有する上記の欠点を除去し、
小規模な回路構成で高速処理を可能とする演算回路を提
供することである。(C)8 Purpose of the Invention The purpose of the present invention is to eliminate the above-mentioned drawbacks of the prior art;
An object of the present invention is to provide an arithmetic circuit that enables high-speed processing with a small-scale circuit configuration.

（ｄ）１発明の構成 上記の目的は本発明によれば、入力Ｘｏ　、ｘ、、Ｘ２
　・・ＸＩ、ＹｏＳＹｌ、Ｙ２　・・Ｙｉに対し、積ｘ
ｏ　ＸＹ、　、　Ｘ、　ＸＹ、　、Ｘ２ＸＹ２−　ｌｌ
−１１ＸｊＸＹｉを出力する乗算回路に於いて（但しｉ
は０を含む正の整数とする）、前記数列Ｙｏ　、ｙ、、
Ｙ２　・・・・の内続けて成る整数個にのみは０となら
ず他は総てＯである事が予め判っている場合、前記Ｙｉ
がＯか否かにより０が１を出力する論理回路群（Ｓｉ）
、前記論理回路群（Ｓｉ　）と前記＞Ｈの各ピントの論
理積をとる第一ゲート群（ａｉ）、前記続けて成る整数
個にのみは０とならなり’Ｙｉ（７）各ヒツトの論理和
をとる第二ゲート群（Ｂｋ）、前記続けて成る整数個に
のみは０とならないＹｉに対応するＸｉの各ピントの論
理和をとる第三ゲート群（Ａｋ　＞　、前記第三ゲート
群（Ａｋ）、及び第二ゲート群（Ｂｋ　）の積をめる乗
算回路群（Ｍｋ　）　、前記論理回路群（Ｓｉ）の出力
が１であるｉに対応する前記乗算回路群＜Ｍｋ）の出力
と前記論理回路群（Ｓｔ　）の出力１の論理積をめる第
四ゲート群（ｂｉ　）を設け、前記第四ゲート群（ｂｉ
　）の出力として積ｘｉｘｙｉをめ、且つ前記乗算回路
群（Ｍｋ　）の出力の和をめる加算回路を設けることに
よりΣ（Ｘｉ　ｘＹｉ　）を得ることを特徴とする演算
回路を提供することにより達成される。(d) 1 Configuration of the Invention According to the present invention, the above object is achieved by inputting Xo, x, ,X2
・・XI, YoSYl, Y2 ・・For Yi, the product x
o XY, , X, XY, , X2XY2-ll
In the multiplier circuit that outputs -11XjXYi (however, i
is a positive integer including 0), the sequence Yo, y, ,
If it is known in advance that only consecutive integers among Y2... are 0 and all others are O, then the above Yi
Logic circuit group (Si) that outputs 1 depending on whether 0 is O or not
, a first gate group (ai) which takes the AND of the logic circuit group (Si) and each pinpoint of >H, and only the consecutive integers become 0, 'Yi (7) The logic of each hit A second gate group (Bk) that calculates the sum, a third gate group (Ak >) that calculates the logical sum of each focus of Xi corresponding to Yi that is not 0 only for the consecutive integers, and the third gate group ( Ak), and a multiplication circuit group (Mk) that multiplies the second gate group (Bk), an output of the multiplication circuit group <Mk) corresponding to i where the output of the logic circuit group (Si) is 1; A fourth gate group (bi) is provided for calculating the logical product of outputs 1 of the logic circuit group (St), and the fourth gate group (bi
) is achieved by providing an arithmetic circuit characterized in that it obtains Σ (Xi xYi ) by providing an adder circuit that calculates the product xixyi as the output of be done.

（ｅ）１発明の実施例 第１図は本発明の一実施例を示す回路図であり、ｆａｌ
は偶数項の回路図、申）は奇数項の回路図、（Ｃ１は総
和を取る回路図である。(e) 1 Embodiment of the Invention FIG. 1 is a circuit diagram showing an embodiment of the present invention.
is the circuit diagram for the even term, C1 is the circuit diagram for the odd term, and (C1 is the circuit diagram for taking the summation).

図中、ａＯｌａｌ、ａ２−１ｂ（、Ｓｂ＋、ｂ２　・・
・は夫々アンド・ゲート、Ａｏ、、Ａ、、、Ｂ、、Ｂ、
は夫々オア・ゲート、ＭＯ，、Ｍｌは夫々乗算器、Σは
加算器である。In the figure, aOlal, a2-1b(, Sb+, b2...
・are respectively and gates, Ao, ,A, ,B, ,B,
are OR gates, MO, , Ml are multipliers, and Σ is an adder.

尚本発明の説明を簡単化するため、Ｘｉ、Ｙｉの値は総
て１ビツトの数とし、ｋ＝２であるとした。In order to simplify the explanation of the present invention, it is assumed that the values of Xi and Yi are all 1-bit numbers, and that k=2.

又Ｙｉが０か否かに応じてＯか１かを出力する回路の出
力をＳｉ　とする。即ち、 Ｙｉ＝０の時、５ｉ＝Ｏ Ｙｉ≠０の時、５ｉ＝１　である。Also, let Si be the output of a circuit that outputs O or 1 depending on whether Yi is 0 or not. That is, when Yi=0, 5i=O; when Yi≠0, 5i=1.

Ｙ、、Ｙ、、ｙ２　・・・の内続けてに個のみがＯとな
らないと云う仮定から、積ｘｏ−ｙｏ、積Ｘ２−Ｙ２、
積Ｘ、・ｙｌ　・−（７）内、Ｙｉ＃Ｑとなる唯一つの
ｉを除いて他は総て０である。From the assumption that only consecutive pieces of Y,, Y,, y2... do not become O, the product xo-yo, the product X2-Y2,
In the product X,·yl·−(7), except for the only i which is Yi#Q, all others are 0.

従ってＹｉ≠０となる唯一っのｉを除くｉに就いてゲー
トｂｉを閉じ、０を出力させる。Therefore, the gate bi is closed for i except for the only i such that Yi≠0, and 0 is output.

又デー）Ａｏの入力はゲートａｉの出力を除き総て０で
あるので、ゲートＡ、の出力はＸｉとなる。Also, since all inputs of Ao are 0 except for the output of gate ai, the output of gate A becomes Xi.

デー）Ｂｏの方もＹｉ以外の入力は総て０となるので、
ゲートＢ、の出力はＹｉとなる。(day) Since all inputs other than Yi for Bo are 0,
The output of gate B becomes Yi.

此の為乗算器Ｍ、の出力は、Ｘｌ−Ｙｉとなる。Therefore, the output of the multiplier M becomes Xl-Yi.

従ってゲートｂｉの出力はＸｌ−Ｙｉとなり、其の他は
総て０となる。Therefore, the output of gate bi becomes Xl-Yi, and all others become 0.

積ｘｌ・ｙｌ、積Ｘ３・Ｙ３、積ｘｓ−ｙｓに就いても
全く同一である。The product xl·yl, the product X3·Y3, and the product xs−ys are also exactly the same.

更に加算器Σを通るとΣ（Ｘｉ−Ｙｉ）が算出される。Furthermore, when it passes through an adder Σ, Σ(Xi-Yi) is calculated.

尚ゲートａｏ、ｂｏ等は総て２人カアンド・ゲートであ
り、大規模な回路は必要でなく、ゲートＡ、、Ｂｏ等の
オア・ゲート素子はオーブン・コレクタによるワイヤー
ド・オアを使用すれば全体の素子数は大変少なくて済む
。Gates ao, bo, etc. are all two-person gates, and large-scale circuits are not required.The OR gate elements such as gates A, BO, etc. can be completely integrated by using wired ORs using oven collectors. The number of elements can be very small.

此の様に本発明によるとに個の乗算器と小規模のゲート
の追加で、高速でベクトル演算（Ｘｉ　・Ｙｉ）及び内
積Σ（Ｘｉ−Ｙｉ）を算出することが出来る。As described above, according to the present invention, vector operations (Xi.Yi) and inner product Σ(Xi-Yi) can be calculated at high speed by adding multipliers and small-scale gates.

第２図はＹｉが多ビットの時のＳｔの構成法を示す図で
ある。図に示すオア・ゲートＤにはＹｉの最上位ビン）
ＭＳＢ、最下位ピノ）ＬＳＢが夫々入力される。FIG. 2 is a diagram showing a method of configuring St when Yi has multiple bits. In the or gate D shown in the figure, the top bin of Yi)
MSB, lowest pinot) LSB are respectively input.

此の場合、（Ｙｉ＝Ｏ）は（Ｙｉの全ビットが０）に対
応するので、Ｙｉの内一つでも０でないものがあれば、
５ｉ＝１とする。In this case, (Yi = O) corresponds to (all bits of Yi are 0), so if even one of Yi is not 0,
Let 5i=1.

此の場合も第２図に示す様にオア・ゲート素子のみであ
るので素子数は増加することはない。In this case as well, as shown in FIG. 2, there is only an OR gate element, so the number of elements does not increase.

（ｆ）１発明の効果 以上詳細に説明した様に本発明によれば、小規模な回路
構成で高速処理を可能とする演算回路を実現出来ると云
う大きい効果がある。(f) 1. Effects of the Invention As described in detail above, the present invention has the great effect that it is possible to realize an arithmetic circuit that enables high-speed processing with a small-scale circuit configuration.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例を示す回路図であり、（ａ）
は偶数項の回路図、山）は奇数項の回路図、（Ｃ１は総
和を取る回路図である。 第２図はＹｉが多ピントの時のＳｉの構成法を示す図で
ある。 図中、ａ（１，、ａｌ　、ａ２”’、ｂｏ、ｂ、、ｂ２
　・・・は夫々アンド・ゲート、Ａｏ、、ＡＩ、Ｂ　（
）　％　Ｂ　１　は夫々オア・ゲート、Ｍ、、Ｍ、は夫
々乗算器、Σは加算器、Ｄはオア・ゲートである。 １１レメ　「≦”　／ｉ２） ］Ｘ２ｌ−Ｙ２ｙｔ フχ３・Ｙ３ 一０本ケナトカ 第２図 Ｗｆ／FIG. 1 is a circuit diagram showing one embodiment of the present invention, (a)
is a circuit diagram for an even term, crest) is a circuit diagram for an odd term, and (C1 is a circuit diagram for taking the summation). Figure 2 is a diagram showing how to configure Si when Yi has multiple focuses. ,a(1,,al ,a2''',bo,b,,b2
...are respectively AND gate, Ao, , AI, B (
) % B 1 are respective OR gates, M, , M are multipliers, Σ is an adder, and D is an OR gate. 11 reme "≦" /i2) ]

Claims (1)

【特許請求の範囲】[Claims] 入力ＸＯ、Ｘｌ、Ｘ２　・・Ｘｉ　、ＹＯ、Ｙｉ、Ｙ２
　・・Ｙｉ　に対し、積ＸｏｘＹｏ、ＸＩ　ｘＹｌ、Ｘ
２×Ｙ２　・・・Ｘｉ　ｘｙｔを出力する乗算回路に於
いて（（Ｅｌしｉ　はＯを含む正の整数とする）、前記
数列ｙｏ　、Ｙ、、Ｙ２　・・・・の内続けて成る整数
個にのみは０とならす他は総て０である事が予め判って
いる場合、前記Ｙｉが０か否かによりＯか１を出力する
論理回路群（Ｓｉ　）　、前記論理回路群（Ｓｉ　）と
前記Ｘｉの各ビットの論理積をとる第一ゲート群（ａｉ
）、前記続けて成る整数個にのゐは０とならないＹｉの
各ビットの論理和をとる第二ゲート群（Ｂｋ　’）　、
前記続けて成る整数＋１１ｉＩｋのみは０とならないＹ
ｉに対応するＸｉの各ビットの論理和をとる第三ゲート
群（Ａｋ）、前記第三ゲート群（Ａｋ　”）　、及び第
二ゲート群（Ｂｋ）の積をめる乗算回路群（Ｍｋ）、前
記論理回路群（Ｓｉ　）の出力が１であるｉに対応する
前記乗算回路群（Ｍｋ　）の出力と前記論理回路群（Ｓ
ｔ　）の出力１の論理積をめる第四ゲート群（ｂ３）を
設け、前記第四ゲート群（ｂｊ　）の出力として積Ｘｉ
’ＸＹｉをめ、且つ前記乗算回路群（Ｍｋ　）の出力の
和をめる加算回路を設けることによりΣ（Ｘｉ　ＸＹｉ
　３を得ることを特徴とする演算回路。Input XO, Xl, X2...Xi, YO, Yi, Y2
・For Yi, the product XoxYo, XI xYl, X
In the multiplication circuit that outputs 2×Y2...Xi A logic circuit group (Si) that outputs O or 1 depending on whether Yi is 0 or not when it is known in advance that only one is 0 and all others are 0, the logic circuit group (Si) A first group of gates (ai
), a second gate group (Bk') that calculates the logical sum of each bit of Yi that does not become 0 in the consecutive integers;
Only the consecutive integers +11iIk are not 0 Y
A third gate group (Ak) that calculates the logical sum of each bit of Xi corresponding to i, a multiplication circuit group (Mk) that multiplies the third gate group (Ak''), and the second gate group (Bk). , the output of the multiplication circuit group (Mk) corresponding to i for which the output of the logic circuit group (Si) is 1 and the logic circuit group (S
A fourth gate group (b3) is provided to perform the logical product of the outputs 1 of t), and the product Xi is
'XYi and by providing an adder circuit that calculates the sum of the outputs of the multiplier circuit group (Mk), Σ(Xi
An arithmetic circuit characterized by obtaining 3.