JPS6075938A - Dispatching system during timer interruption - Google Patents

Abstract

PURPOSE:To simplify the programming operation by using a timer corresponding to the cycle of a task group and a memory which stores the address of said timer and using an instruction which divides the timer interruption and starts a dispatching circuit of said task group. CONSTITUTION:A time table 16, a task act table 17, a task vector table 18 and a time table length register 14 showing the size l of the table 18 are connected to a dispatching circuit 13 to which an interval timer 11 having interruption with unit time (e) is connected via a machine word instruction 12. Furthermore a dividing register 15 which holds the entry relative value (n) of each table group is connected to the circuit 13 together with tasks A11-. The table 16 is formed with the cycle setting value alpha which is equal to a multiple of the time (e) and the timer value beta which is updated every time (e). While the table 18 is formed with a pointer to a task address table 19 which holds the head address 1B of a task group 1A. Thus the number of instruction positions is decreased.

Description

【発明の詳細な説明】 本発明はインターバルタイマー割込み（以下単にタイマ
割込みと称す）を分周し、効率よく周期起動プログラム
（以下単にタスクと称す）をディス・ぐッチする情報処
理装置の時分割制御に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention provides an information processing device that divides the frequency of interval timer interrupts (hereinafter simply referred to as timer interrupts) and efficiently disables and disables periodically activated programs (hereinafter simply referred to as tasks). This relates to split control.

従来、タイマー割込みを分周し、タスクをテ゛イス・ξ
ノチするためｊ（は、プログラムによる制御が必要なこ
とが一般的であった。この場合、プログラム起動のだめ
のオーバーへ、ド時間が大きくなることと制御プログラ
ムの作成が繁雑になる欠点があった。Conventionally, the frequency of timer interrupts is divided and tasks are divided into
Generally, control by a program was required for the control.In this case, the disadvantage was that it took a long time to start the program, and the creation of the control program was complicated. .

本発明の目的物：、とれらの欠点を除去するだめ、メモ
リ装置上に格納されたデータを参照することにより、タ
イマー割込みの分周及びタスクのディス・ξ７チを１命
令で行えるようにしだものである。OBJECT OF THE INVENTION: In order to eliminate these drawbacks, it is possible to perform timer interrupt frequency division and task dispatch with a single instruction by referring to data stored in a memory device. It is something.

以下本発明の一実施例を図面により詳細に説明する。An embodiment of the present invention will be described in detail below with reference to the drawings.

第１図は本発明の一実施例の構成を示すブロック図であ
り、第２図（ｄその動作を説明するだめの制御フロー図
である。FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention, and FIG. 2 (d) is a control flow diagram for explaining its operation.

第１図において１１は単位時間ｅで別色むインターバル
タイマ、１２はタイマ割込みディスフ９ツチ回路１３に
制御を渡すだめの機械語命令である。In FIG. 1, numeral 11 is an interval timer with a unit time e, and numeral 12 is a machine language instruction for passing control to the timer interrupt dispatch circuit 13.

１４はタイムテーブル長しノスタでタイムテーブル１６
、タスクアクトテーブル１？、タスクベクターテーブル
１８の大きさ４を示している。１５は分周レジスタで、
タイマー割込みディスノ８ッチ回路１３が該テーブル群
の１個のエントリーを単位時間ｅ以内で参照するだめの
もので、タスク起動動作実行中のデータが格納されてい
る該テーブルｉｆｆの工／トリー相対値ｎを保持する。14 is the timetable long and timetable 16 in Nosta
, task act table 1? , indicates the size 4 of the task vector table 18. 15 is a frequency division register,
The timer interrupt display 8 latch circuit 13 is designed to refer to one entry of the table group within a unit time e, and is a process/tree relative of the table iff in which data during execution of the task activation operation is stored. Holds the value n.

１６はタイムデープルで、単位時間ｅのタイマー割込み
を分周するだめのデータで１エントリーが周期を示す周
期設定値αとタイマー値βとから構成され、本情報処理
装置起動時にプログラムで初期設定される。周期設定値
αは単位時間ｅの倍数で、タイマー値βは単位時間ｅ毎
に更新（１だけ加算）される。そしてα−βの場合は値
”　ｏ　”が設定され、該周期に起動すべきタスクが存
在することを示ず。Reference numeral 16 denotes a time table, which is data for dividing a timer interrupt of unit time e. Each entry consists of a cycle setting value α indicating a cycle and a timer value β, and is initialized by a program when this information processing device is started. be done. The cycle setting value α is a multiple of the unit time e, and the timer value β is updated (added by 1) every unit time e. In the case of α-β, the value "o" is set, which does not indicate that there is a task to be activated in the period.

１７はタスクアクトテーブルでタイムテーブルＪ６の設
定周期に起動すべきタスクの有無を表示するだめのテー
ブル、１８はタスクベクターテーブルで該タスク群ＩＡ
の先頭アドレスｌＢを保持するタスクアドレステーブル
１９へのポインター、即ちタスクアドレステーブルポイ
ンタＩｃよす構成される。タスクアドレステーブル１９
のエントリー数ｊはタスクアクトテーブル１７のタスク
アクトビットＩＤが１″の数と等しい。またタスクアク
トビットＩＤのビット位置はタスクアドレステーブル１
９のエントリー相対値１に格納されるタスクが対応して
いる。タスクアウトピットレジスタＩＥはタスクアクト
テーブル１７のタスクアクトビットｌＤを保持するため
のンノスタである。ＲＥＴＵＲＮ−ＴＯ−ＤＩＳＰＡＴ
ＣＨＥＲ命令ＩＦはタスクの実行終了時にタイマー割込
みディスパッチ回路１．ノに制御を戻すための機械語命
令である。Reference numeral 17 indicates a task act table, which is a table for displaying the presence or absence of tasks that should be activated in the period set in timetable J6, and reference numeral 18 indicates a task vector table, which indicates the task group IA of the task group.
A pointer to the task address table 19 that holds the start address IB of , that is, a task address table pointer Ic is configured. Task address table 19
The number of entries j is equal to the number of task act bit IDs of 1'' in the task act table 17. Also, the bit position of the task act bit ID is
The task stored in entry relative value 1 of 9 corresponds. The task output register IE is a register for holding the task act bit ID of the task act table 17. RETURN-TO-DISPAT
The CHER instruction IF is executed by the timer interrupt dispatch circuit 1. This is a machine language instruction to return control to the computer.

次に、この様に構成されたタイマー割込みディス・ぐッ
チ回路１３の動作を第２図を用いて説明する。捷ずタイ
マー割込み時ＣＡＬＬ−ＤＩ　５ＰＡＴＣＨＥＲ命令１
２によりタイマー割込みテ゛イス・ぐッチ回路Ｉ３に制
御が渡される。ステップ″２１では割込み起動か否か、
即ちＣＡＬＬ−ＤＩＳＰＡＴＣＨＥＲ命令１２により起
動されたか、又はＲＥＴＵＲＮ−Ｔｏ−Ｄ　Ｉ　５ＰＡ
ＴＣＨＥＲ命令ＩＦにより起動されたかを判別する。も
し割込み起動であればステ、フ０２２に於いて分周レノ
スフ１５の値ｎを“０″とする。割込み起動でなければ
ステ、ｆ２７ｆ実行する。ステ、フ０２３に於いてはタ
イムテーブル１６のｎ番目のタイマー値βを１だけ加算
する。その結果タイムテーブル１６のｎ番目のタイマー
値βが周期設定値α以上か判定しくステップ２４）、も
しβ≧αならばステ、ゾ２５、β〈αならばステラ７°
２９を実行する。ステップ２５に於いてタイムテーブル
１６のｎ番目のタイマー値βを１０″にクリアし、更に
タスクアクトテーブル１７のｎ番目のタスクアクトビッ
トＩＤをタスクアウトピットレジスタＩＥに格納スル。Next, the operation of the timer interrupt disconnect circuit 13 configured as described above will be explained with reference to FIG. CALL-DI 5PATCHER instruction 1 at unswitched timer interrupt
2, control is passed to the timer interrupt device/Gucci circuit I3. In step ``21'', it is determined whether the interrupt is activated or not.
i.e. initiated by a CALL-DISPATCHER instruction 12 or RETURN-To-DI 5PA
Determine whether it has been activated by the TCHER instruction IF. If the interrupt is activated, the value n of the frequency dividing ratio 15 is set to "0" in step 022. If the interrupt is not activated, step f27f is executed. In step 023, the nth timer value β of the time table 16 is incremented by 1. As a result, it is determined whether the n-th timer value β of the time table 16 is greater than or equal to the cycle setting value α (step 24). If β≧α, then ST is 25; if β<α, Stella is 7°.
Execute 29. In step 25, the nth timer value β of the time table 16 is cleared to 10'', and the nth task act bit ID of the task act table 17 is stored in the task output register IE.

更にステツノ２７に於いてタスクアドレスク７ｇでビッ
ト位置Ｏから１″であるビ。Furthermore, in step 27, task address 7g indicates bit position 0 to bit 1''.

１・位置をサーチし、もしあれば該ピノ１４−”０”と
し、該ビット位置−を÷色層する。もしタスクアクトビ
、トレノスタｌＥがすべて゛′０″ビ、トであればステ
、プ２９を実行し、もしそうでなければ、即ち実行する
タスクがあればステ、プ２Ｃを実行する。ステ、７’２
９に於いては分周レノスフＪ５の値ｎ　ｆ　１だけ加算
し、その結果ステップ０２Ａに於いてｎがタイムテーブ
ル長レジスタ１４の値４以上であれば単位周期ｅでのす
べてのタスクのディスパッチ処理が終了したことにな９
次命令に制御を渡す（ステップ２Ｂ）。ステ、ゾ２Ａで
ｎ　（１３ならばステップ２３より再度実行することに
なる。ステップ２Ｃに於いてはタスクごフタ（−〜−ノ ーチーゾル１８のｎ番目のタスクアドレス目？インク−
ＩＣが示すタスクアドレステーブル１９の１番目のタス
クアドレスを読出し、該タスクに制領を渡す（ステップ
２Ｄ）。制御後渡されたタスクは処理終了時ＲｐＴｕＲ
Ｎ−ＴｏＬＤｒ　５ｐＡＴｃｘ］ＥＲ命令ＩＦによって
再度タイマー割込みディス／′９．チ回路１３を起動さ
ぜる。1. Search the position, and if it exists, set the pin 14 to "0" and divide the bit position by the color layer. If the task activity and Torenostar IE are all ``'0'' bits, execute step 29. If not, that is, if there is a task to be executed, execute step 2C. Step 7' 2
In step 9, the value n f 1 of the frequency division Renosph J5 is added, and as a result, in step 02A, if n is greater than or equal to the value 4 of the time table length register 14, all tasks are dispatched in the unit period e. 9 has ended
Control is passed to the next instruction (step 2B). Step 2A, n
The first task address of the task address table 19 indicated by the IC is read and control is given to the task (step 2D). The task passed after control is RpTuR at the end of processing.
N-ToLDr 5pATcx] Disable timer interrupt again by ER command IF/'9. Activate the circuit 13.

このように、タイマー割込みを分周し、タスクをディス
パッチするのにあらかじめタイムテーブル長しノスタ１
４、タイムテーブル１６、タスクアクトテーブル１７、
タスクベクターテーブル１８及びタスクアドレステーブ
ル群１９を設定しておけば、ＣＡＬＬ−ＤＩＳＰＡＴＣ
ＨＦＲ命令１２及びＲＥＴＵＲＮ−Ｔｏ−ＤＩＳＰＡＴ
ＣＨＥＲ命令ｌＦを使用するだけでよいため、プログラ
ミングが簡単化し、命令位置の数が減少する。また、各
タスクの処理時間によつてタイムテーブル１６の周期設
定値α及びタイマ値βの初期値やタスクアドレステーブ
ル１９に収容するタスクを考慮すれば、プロセッサの負
荷を効率」：＜分散できるよう融通性に富んだ構成にす
ることが可能である。In this way, the timer interrupt is divided and the time table length is set in advance to dispatch the task.
4, time table 16, task act table 17,
If the task vector table 18 and task address table group 19 are set, CALL-DISPATC
HFR Instruction 12 and RETURN-To-DISPAT
Since only the CHER instruction IF needs to be used, programming is simplified and the number of instruction locations is reduced. In addition, if the initial values of the cycle setting value α and timer value β of the time table 16 and the tasks accommodated in the task address table 19 are taken into consideration depending on the processing time of each task, the load on the processor can be distributed efficiently. It is possible to have a highly flexible configuration.

なお、前記実施例において、タスクアクトビットレノス
タＩＥ、タイムテーブル長しノスク１４、分周レジスタ
１５は記憶装置上としたがプロセッサの汎用レジスタを
使用してもよい。また、タイムテーブル１６、タスクア
クトテーブル１７、タスクベクターテーブル１８を示す
レジスタをそれぞれ具備すれば上記テーブルは特定番地
を使用する必要はない。In the embodiment described above, the task act bit renostar IE, timetable length nosk 14, and frequency division register 15 are provided on the storage device, but general-purpose registers of the processor may also be used. Furthermore, if registers indicating the time table 16, task act table 17, and task vector table 18 are provided, the above tables do not need to use specific addresses.

以上詳細に説明したように本発明は自動的にタイマ割込
みを分周し、タスクの起動する回路と命令を有している
のでプログラミングが簡単化し、命令位置の数が減少し
、しかもテーブル群の初期値を変えるだけで起動するタ
スクの種類や周期を変えることができるので７ステムに
応じて効率のよい時分割処理を実現できる利点がある。As explained in detail above, the present invention automatically divides timer interrupts and has a circuit and an instruction for activating a task, which simplifies programming, reduces the number of instruction locations, and furthermore, Since the type and cycle of activated tasks can be changed simply by changing the initial values, there is an advantage that efficient time-sharing processing can be realized according to the 7 stems.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例のプロ、り図、第２図はその制
御フロー図である。 １ノ・・インターバルタイマ、１２・・・ＣＡＬＬ−Ｄ
ＩＳＰＡＴＣＨＥＲ命令、１３・・・タイマー割込みデ
ィスパッチ回路、１４　・タイムテーブル長しノスタ、
１５　分周レジスタ、１６・・タイムテーブル、１７・
・・タスクアクトテーブル、１８・タスクベクターテー
ブル、Ｊ９・・・タスクアドレステーブル、ＩＡ・・・
タスク、ＩＢ・・−タスクアｉ・ゝレス、７Ｃ・・・タ
スクアドレステーブルポインタ、ｌＤ・・タスクアクト
ピッｌ−１ｌＥ・・・タスクアクトビットレノスタ、Ｉ
Ｆ・・・ＲＥＴＵＲＮ−ＴＯ−ＤＩ　５ＰＡＴＣＨＥＲ
命令。 特許出願人　沖電気工業株式会社 日本電信電話公社FIG. 1 is a schematic diagram of an embodiment of the present invention, and FIG. 2 is a control flow diagram thereof. 1...Interval timer, 12...CALL-D
ISPATCHER instruction, 13... Timer interrupt dispatch circuit, 14 - Time table length nostar,
15 Frequency division register, 16...Time table, 17...
...Task act table, 18.Task vector table, J9...Task address table, IA...
Task, IB...-Task address, 7C...Task address table pointer, ID...Task act bit recorder, I
F...RETURN-TO-DI 5PATCHER
order. Patent applicant Oki Electric Industry Co., Ltd. Nippon Telegraph and Telephone Public Corporation

Claims (1)

【特許請求の範囲】[Claims] イック−パルタイマー割込みを用いて時分割処理を行え
る情報処理装置において量刑起動プログラム群の周期に
対応したタイマーと該周期起動フ０ログラｌ、群のアド
レスを記憶しプＣメモリ装置を設け、インターバルタイ
マ割込みを分周し、該周期起動プログラム、群をディス
ノＰツチする回路とこれを起動する命令を有することを
特徴とするタイマー割込み時のディスツク、チ方式。In an information processing device that can perform time-sharing processing using IC-PAL timer interrupts, a timer corresponding to the period of the sentencing activation program group and a program memory device for storing the addresses of the periodic activation program group and the periodic activation program group are provided. 1. A disk and check system at the time of a timer interrupt, characterized in that the frequency of the timer interrupt is divided and the periodic activation program is provided, a circuit for disabling the group, and an instruction for activating the circuit.