JPS607427B2 - 時分割通話路導通試験方式 - Google Patents
時分割通話路導通試験方式Info
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- JPS607427B2 JPS607427B2 JP4615280A JP4615280A JPS607427B2 JP S607427 B2 JPS607427 B2 JP S607427B2 JP 4615280 A JP4615280 A JP 4615280A JP 4615280 A JP4615280 A JP 4615280A JP S607427 B2 JPS607427 B2 JP S607427B2
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- Japan
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は時分割通話交換網装置における通話路の導通試
験方式に関する。
験方式に関する。
この種の交換網装置において、通話路の導通の試験する
方式としては第１図に示す如き従来技術が有在する。
方式としては第１図に示す如き従来技術が有在する。
第１図は従来の導通試験方式を説明するために、交換網
を模式化して表わした図であり、同図におて、１０，１
０′はマルチプレクサ（多重化装置）、１２，１２′は
１次通話路メモリ、１４，１４′は信号受信用メモリ「
１６，１６は前記メモリ１２及び１４，１２′及び１
４′をそれぞれ制御する制御メモリ、１８はゲートスイ
ッチ群、２０，２０′は２次通話路メモリ、２２，２２
′は信号送信用メモリ、２４，２４′は前記メモリ２０
及び２２，２０′及び２２′をそれぞれ制御する制御メ
モリ、２６，２６′はデマルチプレクサ（多重分離装置
）、Ａ，Ａ′は導通試験用テストパターン発信装置、Ｂ
，Ｂ′は導遺詠険用テストパターン受信装置をそれぞれ
示している。導通試験用テストパターン発信装置Ａから
発信せしめられたテストデータＴは、マルチプレクサ１
０１こより多重化され、タイムスロットｉに収容される
。制御メモリ１６のアドレスｉの内容をｉとすると、テ
ストデータＴは１次通話路メモリ１２のアドレスｉの位
置に書込まれる。通話路メモリ１２の読み出し‘まシー
ケンシャルに行われるため、その出力においてテストデ
ータＴはタイムスロットＪに収容され、ゲートスイッチ
群１８の交換点スイッチ１８ａを経由して２次通話路メ
モリ２０′り送り込まれる。この通話路メモリ２０′の
書込みもシーケンシャルに行われるため、テストデータ
Ｔは通話路メモリ２０′のアドレスｊの位置に書込まれ
る。制御メモリ２４′のアドレスｋの内容をｊとする事
により、通話路メモリ２０′の出力においてテストデー
タＴはタイムスロットｋ‘こ出力され、デマルチプレク
サ２６′を介して導通試験用テストパターン受信装置Ｂ
′に到達する。この受信装置Ｂ′で受信したデータをと
発信装置Ａで発信したデータと照合する事により、通話
路メモリ１２、ゲートスイッチ群量８、通話略〆モリ２
０′のタイムスロットｊに関する通話路の導通で正常で
あるか杏かを知ることができる。被試験通話路の指定は
制御メモリー６，２４′の内容を変えることりよって行
われ、これにより任意の通話路の導通試験が行える。し
かしながら、上述の如き従来の試験方式では、導通試験
用テストパターン発信装置及び受信装置が必要でありし
しかも各交換網の任意の通話路を試験するためには、こ
れらの発信装置及び受信装置を各交換網毎に用意する必
要があるため問題がある。
を模式化して表わした図であり、同図におて、１０，１
０′はマルチプレクサ（多重化装置）、１２，１２′は
１次通話路メモリ、１４，１４′は信号受信用メモリ「
１６，１６は前記メモリ１２及び１４，１２′及び１
４′をそれぞれ制御する制御メモリ、１８はゲートスイ
ッチ群、２０，２０′は２次通話路メモリ、２２，２２
′は信号送信用メモリ、２４，２４′は前記メモリ２０
及び２２，２０′及び２２′をそれぞれ制御する制御メ
モリ、２６，２６′はデマルチプレクサ（多重分離装置
）、Ａ，Ａ′は導通試験用テストパターン発信装置、Ｂ
，Ｂ′は導遺詠険用テストパターン受信装置をそれぞれ
示している。導通試験用テストパターン発信装置Ａから
発信せしめられたテストデータＴは、マルチプレクサ１
０１こより多重化され、タイムスロットｉに収容される
。制御メモリ１６のアドレスｉの内容をｉとすると、テ
ストデータＴは１次通話路メモリ１２のアドレスｉの位
置に書込まれる。通話路メモリ１２の読み出し‘まシー
ケンシャルに行われるため、その出力においてテストデ
ータＴはタイムスロットＪに収容され、ゲートスイッチ
群１８の交換点スイッチ１８ａを経由して２次通話路メ
モリ２０′り送り込まれる。この通話路メモリ２０′の
書込みもシーケンシャルに行われるため、テストデータ
Ｔは通話路メモリ２０′のアドレスｊの位置に書込まれ
る。制御メモリ２４′のアドレスｋの内容をｊとする事
により、通話路メモリ２０′の出力においてテストデー
タＴはタイムスロットｋ‘こ出力され、デマルチプレク
サ２６′を介して導通試験用テストパターン受信装置Ｂ
′に到達する。この受信装置Ｂ′で受信したデータをと
発信装置Ａで発信したデータと照合する事により、通話
路メモリ１２、ゲートスイッチ群量８、通話略〆モリ２
０′のタイムスロットｊに関する通話路の導通で正常で
あるか杏かを知ることができる。被試験通話路の指定は
制御メモリー６，２４′の内容を変えることりよって行
われ、これにより任意の通話路の導通試験が行える。し
かしながら、上述の如き従来の試験方式では、導通試験
用テストパターン発信装置及び受信装置が必要でありし
しかも各交換網の任意の通話路を試験するためには、こ
れらの発信装置及び受信装置を各交換網毎に用意する必
要があるため問題がある。
しかも従来の方式によると、中央処理装置側から、ソフ
トウェアによって導通試験を管理することが難しいため
、試験が簡易に行えない、テストデータの内容を容易に
変更できない等の問題が生じる。
トウェアによって導通試験を管理することが難しいため
、試験が簡易に行えない、テストデータの内容を容易に
変更できない等の問題が生じる。
従って本発明は従来技術の上述の問題点を解消すること
を目的としている。
を目的としている。
上述の目的を達成する本発明の特徴は、任意の入力タイ
ムスロットの内容を信号受信用メモリに書込み可能であ
り、信号受信用メモリの内容を任意の出力タイムスロッ
トに送出可能な時分割通話路交換網装置において、特定
の出力タイムスロットの内容を該出力タイムスロットに
対応する特定の入力タイムスロットに折り返し転送可能
な折り返し接続手段を設け、第１の出力タイムスロット
に信号受信用メモリの内容を送出し、該第１の出力タイ
ムスロットの内容をこれに対応する第１の入力タイムス
ロットに前記折り返し接続手段を介して転送し、該第１
の入力タイムスロットの内容を交換網装置内の被試験通
話路を介して第２の出力タイムスロットに転送し、該第
２の出力タイムスロットの内容をこれに対応する第２の
入力タイムスロットに前記折り返し接続手段を介して転
送し、該第２の入力タイムスロットの内容を信号受信用
メモリに書込み、該信号受信用メモリに書込まれた内容
と前記信号受信用メモリから送出した内容とを比較して
前記被試験通話路の導適状態を調べるようにしたことに
ある。
ムスロットの内容を信号受信用メモリに書込み可能であ
り、信号受信用メモリの内容を任意の出力タイムスロッ
トに送出可能な時分割通話路交換網装置において、特定
の出力タイムスロットの内容を該出力タイムスロットに
対応する特定の入力タイムスロットに折り返し転送可能
な折り返し接続手段を設け、第１の出力タイムスロット
に信号受信用メモリの内容を送出し、該第１の出力タイ
ムスロットの内容をこれに対応する第１の入力タイムス
ロットに前記折り返し接続手段を介して転送し、該第１
の入力タイムスロットの内容を交換網装置内の被試験通
話路を介して第２の出力タイムスロットに転送し、該第
２の出力タイムスロットの内容をこれに対応する第２の
入力タイムスロットに前記折り返し接続手段を介して転
送し、該第２の入力タイムスロットの内容を信号受信用
メモリに書込み、該信号受信用メモリに書込まれた内容
と前記信号受信用メモリから送出した内容とを比較して
前記被試験通話路の導適状態を調べるようにしたことに
ある。
以下実施例により本発明を詳細に説明する。
第２図は、本発明の一実施例の構成図である。同図にお
いて、マルチプレクサ１０、１次通話路メモリ１２、信
号受信用メモリー４、制御メモリ１６、ゲートスイッチ
群１８、２次通話路メモリ２０、信号受信用メモリ２２
、制御メモリ２４、及びデマルチプレクサ２６は従釆技
術の第１図に示したものと同様である。さらに第２図に
おいて、２８はゲートスイッチ群１８を制御する制御メ
モリト３０は中央処理装置、３２は中央処理装置と各制
御メモリー６，２４，２８及び信号受信用メモリ１４、
信号送信用メモリ２２とのインタフェース装置、Ｃは特
定のタイムスロットのデータのみを抽出するデータ抽出
装置、Ｄは折り返し通路３４を介してデータ抽出装置Ｃ
から送られるデータを特定のタイムスロットに挿入する
データ挿入装置をそれぞれ示している。第３図は、第２
図に示した実施例を模式的に表わした図であり以下この
第３図を用いて本実施例の動作説明を行う。
いて、マルチプレクサ１０、１次通話路メモリ１２、信
号受信用メモリー４、制御メモリ１６、ゲートスイッチ
群１８、２次通話路メモリ２０、信号受信用メモリ２２
、制御メモリ２４、及びデマルチプレクサ２６は従釆技
術の第１図に示したものと同様である。さらに第２図に
おいて、２８はゲートスイッチ群１８を制御する制御メ
モリト３０は中央処理装置、３２は中央処理装置と各制
御メモリー６，２４，２８及び信号受信用メモリ１４、
信号送信用メモリ２２とのインタフェース装置、Ｃは特
定のタイムスロットのデータのみを抽出するデータ抽出
装置、Ｄは折り返し通路３４を介してデータ抽出装置Ｃ
から送られるデータを特定のタイムスロットに挿入する
データ挿入装置をそれぞれ示している。第３図は、第２
図に示した実施例を模式的に表わした図であり以下この
第３図を用いて本実施例の動作説明を行う。
第２図に示す中央処理装置３０からの指令により信号受
信用メモリ２２のアドレスａの位置に所定のテストデー
タＴを書込む。
信用メモリ２２のアドレスａの位置に所定のテストデー
タＴを書込む。
この信号受信用メモリ２２は、周知の如く、中央処理装
置３川こよってアクセス可能となっている。制御メモリ
２４のアドレスｉの内容をａとすると、テストデータＴ
はデータ抽出装置Ｃの入力部においてタイムスロットｉ
に収容される。デ−タ抽出装置Ｃは、この場合、タイム
スロットｊのデータのみを抽出し、他のタイムスロット
のデータはデマルチブレクサ２６に通過せしめる。この
データ抽出装置Ｃによって抽出されたテストデータＴは
折り返し通路３４を介してデータ挿入装置Ｄに転送せし
められる。データ挿入装置Ｄはデ−タ抽出装置Ｃから折
り返されるデータをタイムスロットｉに挿入するように
構成されている。従ってデータ挿入装置Ｄの出力におい
て、テストデータＴはタイムスロットｉに収容され、そ
の他のタイムスロットにはマルチプレクサ１０からのデ
ータがそのまま収容されている。制御用メモリ１６のア
ドレスｉの内容をｊとすることにより、テストデータＴ
は１次通話路メモリ１２のアドレスｉの位置に書込まれ
る。以後、第１図の従来技術と全く同様に動作して、テ
ストデータＴは２次通話路メモリ２０′の出力部におい
てタイムスロットｋ‘こ収容される。データ抽出装置〇
はタイムスロットｋのみのデータを抽出するものであり
、これにより、テストデータＴは抽出され折り返し通路
３４′を介してデータ挿入装置Ｄ′に転送される。デー
タ挿入装置〇データ抽出装置Ｃ′からのデータをタイム
スロットｋ‘こ挿入するものであり、これにより、テス
トデータＴはデータ挿入装置〇の出力において、タイム
スロットｋに収容される。制御用メモリ１６′のアドレ
スｋの内容ｂとすることにより、テストデータＴは信号
受信用メモリ１４′のアドレスｂに書込まれる。この信
号受信用メモリ１４′の内容は中央処理装置３０（第２
図）によって読取り可能であり、この中央処理装置３０
の指令により信号受信用メモリ１４′のアドレスｂの内
容、即ちテストデータＴを議取り、これと信号送信用メ
モリ２２のアドレスａに書込んだテストデータとを比較
照合することにより、通話路メモリ１２、ゲートスイッ
チ群１８、通話路メモリ２０′のタイムスロットｉに関
する通話路の導通が正常であるか杏かを試験することが
できる。被試験通話路、即ちタイムスロットの指定は制
御メモリ１６′，２４′の内容を変えることによって行
われ、これにより任意の通話路の導通試験が行える。第
３図の例ではゲートスイッチ群１８をはさむ異なる交換
網間の導通試験の場合を示したが、これは同一の交換網
での通話路においても試験可能である。以上説明したよ
うに、本発明の方式によれば、交換網の入出部に折り返
し接続手段、即ち上述の実施例においては、データ抽出
装置Ｃ、折り返し通路３４、データ挿入装置Ｄ、を受け
るのみで、特殊な導通試験用テストパターン発信装置及
び受信装置を設ける必要が全くない。即と、交換網の設
置時等の試験、増設時試験等を行う場合、余分の試験装
置を設けることなく、交換網装置のみで中央処理装置か
らのソフトウェア制御により、導通試験を行うことがで
きる。また、ソフトウェアによって導通試験管理を行う
ことができるため、試験操作が簡単になりしかも確実な
試験が行える。さらに、中央処理装置によって任意のテ
ストデータを作成することができるので、試験の多様化
が計れ、信頼性を向上させることもできる。
置３川こよってアクセス可能となっている。制御メモリ
２４のアドレスｉの内容をａとすると、テストデータＴ
はデータ抽出装置Ｃの入力部においてタイムスロットｉ
に収容される。デ−タ抽出装置Ｃは、この場合、タイム
スロットｊのデータのみを抽出し、他のタイムスロット
のデータはデマルチブレクサ２６に通過せしめる。この
データ抽出装置Ｃによって抽出されたテストデータＴは
折り返し通路３４を介してデータ挿入装置Ｄに転送せし
められる。データ挿入装置Ｄはデ−タ抽出装置Ｃから折
り返されるデータをタイムスロットｉに挿入するように
構成されている。従ってデータ挿入装置Ｄの出力におい
て、テストデータＴはタイムスロットｉに収容され、そ
の他のタイムスロットにはマルチプレクサ１０からのデ
ータがそのまま収容されている。制御用メモリ１６のア
ドレスｉの内容をｊとすることにより、テストデータＴ
は１次通話路メモリ１２のアドレスｉの位置に書込まれ
る。以後、第１図の従来技術と全く同様に動作して、テ
ストデータＴは２次通話路メモリ２０′の出力部におい
てタイムスロットｋ‘こ収容される。データ抽出装置〇
はタイムスロットｋのみのデータを抽出するものであり
、これにより、テストデータＴは抽出され折り返し通路
３４′を介してデータ挿入装置Ｄ′に転送される。デー
タ挿入装置〇データ抽出装置Ｃ′からのデータをタイム
スロットｋ‘こ挿入するものであり、これにより、テス
トデータＴはデータ挿入装置〇の出力において、タイム
スロットｋに収容される。制御用メモリ１６′のアドレ
スｋの内容ｂとすることにより、テストデータＴは信号
受信用メモリ１４′のアドレスｂに書込まれる。この信
号受信用メモリ１４′の内容は中央処理装置３０（第２
図）によって読取り可能であり、この中央処理装置３０
の指令により信号受信用メモリ１４′のアドレスｂの内
容、即ちテストデータＴを議取り、これと信号送信用メ
モリ２２のアドレスａに書込んだテストデータとを比較
照合することにより、通話路メモリ１２、ゲートスイッ
チ群１８、通話路メモリ２０′のタイムスロットｉに関
する通話路の導通が正常であるか杏かを試験することが
できる。被試験通話路、即ちタイムスロットの指定は制
御メモリ１６′，２４′の内容を変えることによって行
われ、これにより任意の通話路の導通試験が行える。第
３図の例ではゲートスイッチ群１８をはさむ異なる交換
網間の導通試験の場合を示したが、これは同一の交換網
での通話路においても試験可能である。以上説明したよ
うに、本発明の方式によれば、交換網の入出部に折り返
し接続手段、即ち上述の実施例においては、データ抽出
装置Ｃ、折り返し通路３４、データ挿入装置Ｄ、を受け
るのみで、特殊な導通試験用テストパターン発信装置及
び受信装置を設ける必要が全くない。即と、交換網の設
置時等の試験、増設時試験等を行う場合、余分の試験装
置を設けることなく、交換網装置のみで中央処理装置か
らのソフトウェア制御により、導通試験を行うことがで
きる。また、ソフトウェアによって導通試験管理を行う
ことができるため、試験操作が簡単になりしかも確実な
試験が行える。さらに、中央処理装置によって任意のテ
ストデータを作成することができるので、試験の多様化
が計れ、信頼性を向上させることもできる。
第１図は従来の試験方式の模式図、第２図は本発明の一
実施例の構成図、第３図は第２図の実施例の模式図であ
る。 １０，１０′……マルチプレクサ、１２，１２′，２０
，２０′・・…・通話路メモリ、１４，１４′・・・・
・・信号受信用メモリ、１６，１６′，２４，２４′，
２８……制御メモリＬ １８……ゲートスイッチ群、２
２，２２′……信号受信用メモリ、２６，２６′……デ
マルチプレクサ、３０……中央処理装置、３４，３４′
……折り返し通路、Ｃ，〇……データ抽出装置、Ｄ，〇
・・・・・・データ挿入装置。 第１図 第２図 第３図
実施例の構成図、第３図は第２図の実施例の模式図であ
る。 １０，１０′……マルチプレクサ、１２，１２′，２０
，２０′・・…・通話路メモリ、１４，１４′・・・・
・・信号受信用メモリ、１６，１６′，２４，２４′，
２８……制御メモリＬ １８……ゲートスイッチ群、２
２，２２′……信号受信用メモリ、２６，２６′……デ
マルチプレクサ、３０……中央処理装置、３４，３４′
……折り返し通路、Ｃ，〇……データ抽出装置、Ｄ，〇
・・・・・・データ挿入装置。 第１図 第２図 第３図
Claims (1)
- １ 任意の入力タイムスロツトの内容を信号受信用メモ
リに書込み可能であり、信号受信用メモリの内容を任意
の出力タイムスロツトに送出可能な時分割通話路交換網
装置において、特定の出力タイムスロツトの内容を該出
力タイムスロツトに対応する特定の入力タイムスロツト
に折り返し転送可能な折り返し接続手段を設け、第１の
出力タイムスロツトに信号送信用メモリの内容を送出し
、該第１の出力タイムスロツトの内容をこれに対応する
第１の入力タイムスロツトに前記折り返し接続手段を介
して転送し、該第１の入力タイムスロツトの内容を交換
網装置内の被試験通話路を介して第２の出力タイムスロ
ツトに転送し、該第２の出力タイムスロツトの内容をこ
れに対応する第２の入力タイムスロツトに前記折り返し
接続手段を介して転送し、該第２の入力タイムスロツト
の内容を信号受信用メモリに書込み、該信号受信用メモ
リに書込まれた内容と前記信号受信用メモリから送出し
た内容とを比較して前記被試験通話路の導通状態を調べ
るようにしたことを特徴とする時分割通話路導通試験方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615280A JPS607427B2 (ja) | 1980-04-10 | 1980-04-10 | 時分割通話路導通試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4615280A JPS607427B2 (ja) | 1980-04-10 | 1980-04-10 | 時分割通話路導通試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56143746A JPS56143746A (en) | 1981-11-09 |
| JPS607427B2 true JPS607427B2 (ja) | 1985-02-25 |
Family
ID=12739003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4615280A Expired JPS607427B2 (ja) | 1980-04-10 | 1980-04-10 | 時分割通話路導通試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607427B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237528A (ja) * | 1985-08-12 | 1987-02-18 | Norihide Toyama | 一方向回転動力伝導装置 |
| JPS63142433U (ja) * | 1987-03-11 | 1988-09-20 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58205354A (ja) * | 1982-05-25 | 1983-11-30 | Fujitsu Ltd | 交換装置試験方式 |
| CA1203875A (en) * | 1983-06-16 | 1986-04-29 | Mitel Corporation | Switching system loopback test circuit |
-
1980
- 1980-04-10 JP JP4615280A patent/JPS607427B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237528A (ja) * | 1985-08-12 | 1987-02-18 | Norihide Toyama | 一方向回転動力伝導装置 |
| JPS63142433U (ja) * | 1987-03-11 | 1988-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56143746A (en) | 1981-11-09 |
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