JPS60703B2 - エレベ−タの箱の配置のための多重プロセツサシステム - Google Patents

エレベ−タの箱の配置のための多重プロセツサシステム

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JPS60703B2
JPS60703B2 JP56167003A JP16700381A JPS60703B2 JP S60703 B2 JPS60703 B2 JP S60703B2 JP 56167003 A JP56167003 A JP 56167003A JP 16700381 A JP16700381 A JP 16700381A JP S60703 B2 JPS60703 B2 JP S60703B2
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Inventio AG
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    • B66—HOISTING; LIFTING; HAULING
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    • B66B1/02—Control systems without regulation, i.e. without retroactive action
    • B66B1/06—Control systems without regulation, i.e. without retroactive action electric
    • B66B1/14—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements
    • B66B1/18—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements with means for storing pulses controlling the movements of several cars or cages
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
    • G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control

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  • Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
  • Memory System Of A Hierarchy Structure (AREA)

Description

【発明の詳細な説明】 本発明は、個々のプロセッサ間でのデータ転送に使用さ
れる共通のシステムバスに接続された複数個のプロセッ
サから成り、各プロセッサは、アドレスバスとデータバ
スと制御バスとから成るバスラィンによってそれぞれ少
なくとも１個の固定記憶装置（リードオンリーメモリ）
及びランダムアクセスメモリ並びに入出力構成要素と結
合されている多重プロセッサシステムに係わる。
このような多重プロセッサシステムにおいて各プロセッ
サは、そのプロセッサについて決定された情報に関し、
システムバスでのデータ転送経過を監視する。
システムバスを介して転送されるデータはそれぞれプロ
セッサのアドレスを含み「当該情報はこのプロセッサに
関し決定されており、総てのプロセッサは、目的プロセ
ッサの決定のためにアドレスをデコードする。この公知
のシステムは、その機能を発揮するのに非常に時間が掛
かり、従って総てのプロセッサがシステムバスを監視し
かつアドレスをデコードしなければならず、ただ目的プ
ロセッサのみが制御されるという欠点を有する。その上
、この方法は比較的多大のソフトウェア消費を必要とす
る。***公開公報第２９１３２８８号により、上記の欠
点が回避されるであろう多重プロセッサシステムが公知
である。
この場合、各プロセッサとシステムバスとの間に転送ユ
ニットが設置されており、このユニットは、それが配置
されたプロセッサとのデータ交換が一定の、繰り返し生
起する時間の間でだけ生じ得るように調整される。この
ようにして監視ユニットは、他のプロセッサの割り込み
要求に関してシステムバスを、それぞれ配置されたプロ
セッサに代ってて監視し、これによって、その時アドレ
スされたプロセッサのデータ処理過程のみが中断される
。上言己の多重プロセッサシステムによっては、データ
処理上のある種の課題は最良に解決され得ない。
例えば、同等の規準によって個々のプロセッサ中に見出
された値の比較がなされる時、比較は２個のプロセッサ
間毎に処理され、その際、更にその結果は別のプロセッ
サの値と比較される。この手続きは、例えば最小の値を
有するプロセッサが見出されるまで続行され得る。この
方法は確かに、プロセッサの数が多いとかなり多くの時
間を要し、またソフトウェアの莫大な消費も必要となる
であろうし、更に、比較期間中に別の目的でシステムバ
スによりデータを転送することは、固く抑止される。本
発明は、上述のシステムに対して改良された「互いに独
立に機能するプロセッサ中に例えば同等の規準に従って
見出された応答の迅速な比較を可能にする多重プロセッ
サシステムを提供することを目的としており、更にこの
比較の際、比較過程の継続時間はプロセッサの数とは無
関係であり、データ比較過程においてシステムバスは必
要とされない。
この目的は、特許請求の範囲において特徴づけられた本
発明によって以下のようにして達成される。即ち、比較
の第一段階において「比較されるべき応答は個々のプロ
セッサに配置された結合部のカウンタＫＣへ転送され、
第二段階で総ての応答は、個々の応答に対応する時間的
長さを有する信号に同時に変換され、かつ結合部によっ
て総てのプロセッサと結合されている伝送路へ送出され
、その際時間的に最良の信号を有するプロセッサのとこ
ろで、“最適の”比較結果を信号する割り込み要求が発
生し得る。本発明は実質的に以下の長所を有する。
即ち、ただ一つの付加伝送路によって、互いに独立に機
能するプロセッサ中に見出された応答の迅速な比較が可
能となり、その際、比較的少ないソフトウェア消費のも
とに極〈短時間で、プロセッサにおいて最良の応答が見
出され得る。更に、プロセッサの伝送路との結合には標
準のインタフェース部が使用され、このインタフェース
部は比較的安価に、市販の部品から成る結線論理回路に
よって補完されることも本発明の長所である。添付図面
に示された本発明の具体例を以下に詳述する。
第１図において、互いに独立な３基のマイクロコンピュ
ータシステムが符号Ｘ，Ｙ，Ｚで示される。システムＸ
，Ｙ，ＺのマイクロプロセッサＣＰＵは、アドレスバス
とデータバスと制御バスとから成るバスラィンＢによっ
て、少なくとも１個のランダムアクセスメモリＲＡＭ並
びに図示されないリードオンリーメモリ（固定記憶装置
）及び入出力構成要素と公知の手段で結合されている。
データ交換の目的で総てのマイクロコンピュータシステ
ムＸ，Ｙ，Ｚは、同じく詳述されない様式で共通のシス
テムバスＳＢに接続されている。各システム×，Ｙ，Ｚ
は、並列インタフェース部ばと、ＤＭＡ部ＤＭＡと、結
線論理回路ＡＬと、バスドラィバＢＴとから成る結合部
と介して伝送路即ちバスＫＢに接続され、この伝送路は
、個々のマイクロプロセッサＣＰＵ中に同等の規準によ
って見出された値の比較に用いられる。第２図によれば
結線論理回路ＡＬは、バスドラィバＢＴを介して、各シ
ステム×，Ｙ，ＺをワイヤードＯＲに連結している前記
のバスと結合された出力ＫＢＯを持ち、この出力は第一
の否定回路１によって、以下に段階カウンタとも称され
るカウンタＰＨＣの第一の出力ＰＨＯと、第一のプログ
ラマブル論理アレイＰＡＬｌの入力とに結合されている
。段階カウンタＰＨＣは数段階に推移する比較の制御に
用いられる。第一のプログラマブル論理アレイＰＡＬＩ
と結合された、段階カウンタＰＨＣの第二の出力ＰＨＩ
において、第一の出力ＰＨＯに存在する信号周波数の半
分が生起する。並列インタフェース部ＩＦの出力ＫＲＥ
Ｓと結合されている、段階カウンタＰＨＣの入力ＣＩｒ
ｌこよってカウン夕制御はリセットされる。段階カウン
夕ＰＨＣのもう一つの入力ＰＨＣＬＫを介して、第一の
プログラマブル論理アレイＰＡＬｌから発せられたカウ
ンタ制御信号が供給される。バスドラィバＢＴと結合さ
れこのバスドラィバによってバスＫＢの信号状態を読み
取る、結線論理回路ＡＬの入力は符号ＫＢＩで示され、
この入力は、遅延回路ＤＥＬの入力と結合されている。
第一のプログラマブル論理アレイＰＡＬｌと結合された
、遅延回路ＤＥＬの２個の出力ＫＢ１５，ＫＢ１７にお
いて、結線論理回路ＡＬの入力ＫＢＩの、段階的に遅延
された信号が生起する。カウンタＫＣは、１２個の並列
な入力ＤＯ〜ＤＩＩを有し、これらの入力は個々のマイ
クロコンピュータシステムＸ，、Ｙ，Ｚのノゞスライン
Ｂのデータバスと直接に結合している。
比較過程において吟味カゥンタＫＣの中へ、比較される
べき値が１２ビットの二進数の形態でロードされる。カ
ウンタＫＣはインクリメント端子ＥＮＴと転送端子ＲＣ
とを持ち、前者は第二の否定回路２を介して第一のプロ
グラマブル論理アレイＰＡＬｌの出力ＥＮＧと、また後
者はこの論理アレイＰＡＬｌの入力ＲＣと結合されてい
る。比較過程において別のビットＣｏを転送する、結線
論理回路ＡＬの入力Ｄ１５は、一方ではバスラィンＢの
データバスと、他方では第一のＪＫフリップフロップ３
の入力Ｊ及びＫと結合されており、このフリツプフロツ
プの出力Ｑは第二のプログラマブル論理アレイＰＡＬ２
の入力に接続されている。第二のＪＫフリップフロップ
が符号４で示され、このフリップフロップの入力Ｊ及び
Ｋは第一のプログラマブル論理アレイ、ＰＡＬｌの出力
ＡＲＱＯと、また該フリップフロップの出力ＱはＤＭＡ
要求信号を読み取る、ＤＭＡ部の入力ＡＣＣＲＱＯと結
合されている。
進行するＤＭＡ動作を信号する、ＤＭＡ部の出力ＡＣＣ
ＧＲＯは、第一のプログラマプル論理アレイＰＡＬｌの
入力と、ＪＫフリップフロップ４のセット接続とに結合
されている。ナンド回路５を介して第一のプログラマブ
ル論理アレイＰＡＬＩの入力ＺＥＮと結合されている並
列インタフェース部ＩＦの出力Ｚ也ＮによってＤＭＡ動
作はリセットされ得る。第一のプログラマブル論理アレ
イＰＡＬｌの出力ＰＨＣＬＫ，ＡＲＱ０、及びＥＮＧに
生起し、段階カウンタＰＨＣの制御と、ＤＭＡ要求の形
成と、カウンタＫＣのインクリメント過程の発現とに用
いられる信号は、前記の諸入力において生起する信号に
依存して、次の論理方程式に従い発生される。
ＰＨＣＬＫ＝ＰＨ０・ＫＢ１５・ＫＢ１７十ＰＨ０・Ｐ
Ｈ１・ＫＢ１５・ＫＢ１７十ＰＨ０・ＰＨＩ 。ＫＢ１
５・ＫＢ１７十ＣＬＫＡＬその際、 ＣＬＫＡ＝ＰＨ０・ＰＨ１・ＲＣ＋ＰＨ０・ＰＨ１・Ａ
ＣＣＯＲ０、ＡＲＱＯごＰＨｏ・ＰＨ１・ＺＥＮ・ＡＣ
ＣＧＲｏ・ＫＢ１７、ＥＮＧ＝ＰＨ０・ＰＨ１・ＫＢ１
７ 第三のＪＫフリップフロップ６の出力Ｑはこのフリツプ
フ。
ップ自身の第一の入力Ｊ並びにナンド回路５の第二の入
力及び並列インタフェース部ＩＦの入力ＺＩＮＴと結合
されており、このフリツプフロツプ６はその第二の入力
Ｋによって第二のプログラマプル論理アレイＰＡＬ２の
出力ＺＩＡＣＴに接続されている。並列インタフェース
部ｍの入力ＺＩＮＴによって、第三のＪＫフリツプフロ
ップ６の出力Ｑに生起した割り込み要求は転送され得る
。並列インタフェース部びの出力ＺＥＮと結合されたセ
ット入力Ｓによって、割り込み要求は再び消去され得る
。第三のＪＫフリップフロップ６のクロック端子ＣＬＫ
は、遅延回路ＤＥＬの第三の出力ＰＨＯＲと結合されて
おり、該回路は、段階カウンタＰＨＣの第一の出力ＰＨ
Ｏ‘こ接続されたもつ一つの入力を有し、その際この入
力に存在する信号は遅れて第三の出力ＰＨＯＲに生起す
る。第二のプログラマブル論理アレイＰＡＬ２は更 、
に、段階カゥンタＰＨＣの第二の出力ＰＨＩと結合され
た入力と、結線論理回路ＡＬの入力ＫＢＩと結合された
入力とを有する。出力ａＡＣＴに生起する号は、前記の
諸入力において生起する信号に依存して、次の論理方程
式に従い発生される。ＺＩＡＣＴ＝ＰＨ１・ＫＢ１・Ｃ
ｏ＋ＰＨ１・ＫＢ１・Ｃｏ８一結線論理回路ＡＬへ導入
されるクロツク信号のために不可欠な接続及び結合は図
示されない。
ここに説明されたデジタル接続回路及び構成要素は購入
可能な部品であり、例えばＤＭＡ部、並列インタフェー
ス部ＩＦ、及びバスドラィバＢＴとしては、テキサス・
ィンストルメンッ社のＴＭＳ９９１１型、ＴＭＳ９９０
１型、及びＳＮ７５１３８型のようなものが使用され得
る。構成要素の若干の入力及び出力に生起する、信号応
答も含めた意味での信号は、当該入力及び出力と同じ符
号によって示されている。以上の多重プロセッサシステ
ムは、乗客の階呼び出いこ対するェレベータの箱の配置
のた・めのデータ比較過程において以下のように機能す
る。
仮にマイクロコンピュータシステムＸ，Ｙ，Ｚが３基の
ェレベータから成るェレベータ群の個々のェレベータに
配置されており、その際システムは、駆動制御及び駆動
調整、並びに例えば、階呼び出いこ対するェレベータの
箱の配置を時間的に選択することに用いられ得るものと
する。この最後の場合において各システムは、例えば当
該呼び出し階とェレベータの箱との間の距離や、この隔
たり内で、存在する箱の呼び出し及び既にこの箱に振り
当てられた階呼び出し並びに箱の瞬間荷重から予期され
る可能な中途停止の数のような特定の「ェレベータ固有
のパラメータから、時間に比例する和ＢＫを算出する。
当該呼び出し階に関する箱の配置可能性に対応するこの
和ＢＫは、当該システムＸ，Ｙ，Ｚのランダムアクセス
メモリＲＡＭへ二進数の形態で書き込まれ、その際記憶
位置のアドレスは、その時の当該呼び出し階の番号に対
応する。この階に関して実行される、システム×，Ｙ，
Ｚの和ＢＫｘ，ＢＫｙ，ＢＫｚの比較において、待って
いる乗客の最短損失時間に対応する最小の和ＢＫを有す
る箱が当該呼び出し階に割り振られる。比較は、時間的
に連続する幾つかの段階においてなされ、その際第一段
階Ａにおいて、１個のプロセッサＣＰＵから発し、シス
テムバスＳＢを介してシステムの他の総てのプロセッサ
へ送られる同期信号によって、総ての並列インタフェー
ス部ＩＦが制御される。
この時、並列インタフェース部ＩＦの出力ＫＲＥＳにお
いてほぼ等しい時点１，０，ｍ（第３，４，５図）に信
号変換が生起し、その後段階カウンタＰＨＣの制御が解
除される。一番最初に起る、例えばシステムＸの段階カ
ウンタＰＨＣの解放と共にバスＫＢは能動にされ、その
際、このバスは低電位を有し得る（第３図、時点１）。
以下に比較出力ＫＢＯ及び比較入力ＫＢＩと称される結
線論理回路ＡＬの出力ＫＢＯ及び入力ＫＢＩはこの時高
電位にセットされる。最後の段階カウン夕ＰＨＣの解放
（第５図、時点ｍ）後、遅延回路ＤＥＬによって決定さ
れた、バスＫＢの能動化を遅れて信号する時点Ｗ（第３
，４，５図）で、総てのシステムＸ，Ｙ，Ｚにおいて同
時に出力信号ＫＢ１７の変換が起こり、この時第一のプ
ログラマブル論理アレイＰＡＬｌの出力ＡＲＱＯにおい
て信号変換が生じ、第二のＪＫフリップフロップ４によ
ってＤＭＡ要求信号ＡＣＣＲＱＯが発生する。ここにお
いて個々のＤＭＡ部はそれぞれの配置されているプロセ
ッサＣＰＵに、それらＤＭＡ部がデータバスのコントロ
ールを希望することを公知の手段により信号する。この
ことは一定の待ち時間の後承認され、その際ＤＭＡ部は
信号ＡＣＣＧＲＯを発し（第３図、時点Ｖ）、この信号
発生の開始と共に段階カウンタ制御信号ＰＨＣＬＫは低
レベルに、ＤＭＡ要求を制御する信号ＡＲＱＯは高レベ
ルにセットされる。信号ＡＣＣＧＲＯの継続中にＤＭＡ
部はアドレスバスヘアドレスを与え、これによって、比
較されるべき和ＢＫを含むランダムアクセスメモリＲＡ
Ｍの記憶位置がアクセスれ、その後記憶位置の記憶内容
がデータバス及び入力ＤＯ〜ＤＩＩを介してカウンタＫ
Ｃへ転送される。同時に入力Ｄ１５を介してコントロー
ルビットＣｏが転送され、第一のＪＫフリップフロップ
３に記憶される。ここでＣｏ＝１が記憶されるのは、当
該システム、例えばシステムＸが現在なされている比較
過程に先行する直ぐ前の比較過程において最小の和ＢＫ
を見出しかつ記憶していたことを意味し、その際にラン
ダムアクセスメモリＲＡＭ中に前記最小の和ＢＫと共に
記憶されていたコントロールビットＣｏ（＝１）がここ
で第一のＪＫフリップフロップ３にそのまま記憶される
。従ってＣｏ＝０が記憶されるのは、その他のシステム
、例えばシステムＹ及びシステムＺが前回の比較過程に
おいて最小の和ＢＫを有していなかったこと意味する。
例えば一番最初に起るシステム×のデータ転送終了及び
信号ＡＣＣＧＲＯの消滅後、制御信号ＰＨＣＬＫと、段
階カゥン夕ＰＨＣの第一の段階信号ＰＨＯとは高レベル
となり（第３図、時点Ｗ）、対応する結線論理回路ＡＬ
の比較出力ＫＢＯは低レベルにセットされる。総てのシ
ステム中最後に比較データの転送が終了するシステム、
例えばシステムＹへの比較データ転送終了後、バスＫＢ
の電位は高レベルにセットされ、総ての比較入力ＫＢＩ
は低レベルにセットされる（第４図、時点刑）。遅延回
路ＤＥＬｌこよってなされた信号ＫＢＩの遅延後、信号
ＫＢ１５及びＫＢ１７は相次いで低電位となり、その際
段階カウンタ制御信号ＰＨＣＬＫは初め低電位に、次い
で高電位にセットされる。続いて第一の段階信号ＰＨＯ
と、第二の段階信号ＰＨＩと、総てのシステムＸ，Ｙ，
Ｚの信号ＫＢＯとが同時に変換し、その際バスＫＢが改
めて能動にされて比較の第二段階Ｂが開始される（第３
，４，５図、時点肌）。従ってこの時点で吟味バスＫＢ
は低電位に、総ての比較入力ＫＢＩは高電位に変換し、
一定の遅延の後信号ＫＢ１７も高レベルにセットされ、
この時第一のプログラマブル論理アレイＰＡＬＩによっ
て信号ＥＮＯの変換がもたらされ、総てのカウンタＫＣ
のインクリメント過程が各システムＸ，Ｙ，Ｚにおいて
同時に開始され、比較の第一段階Ａにおいてランダムア
クセスメモリＲＡＭからデータバスを介して転送されて
カウンタＫＣにロードされていた比較データの歩進動作
がここにおいてなされる（第３，４，５図、時点Ｋ）。
今、システム×（第３図）のカウンタＫＣが最大の和Ｂ
Ｋと、従って最小の補数ＢＫとを含むと仮定する。
この吟味カウンタＫＣは故に最初に転送ＲＣを開始し、
その際段階カウンタ制御信号ＰＨＣＬＫの反復変換が起
り、この変換によって、第一の段階信号ＰＨＯは高レベ
ルに、従って当該結線論理回路ＡＬの比較出力Ｋ８０は
低レベルにセットされ、更に信号ＥＮＧの、インクリメ
ント過程を終了させる変換が他のシステムＹ，Ｚに先立
ってこのシステム×に最初に生じる（第３図、時点Ｘ）
。更にまた、システムＸが上述のように前回の比較過程
において最づ・の和ＢＫを見出し、この時コントロール
ビットはＣｏ＝１であると仮定する。この場合、各シス
テムＸ，Ｙ，ＺをワイヤードＯＲに連結しているバスＫ
Ｂは各システムＸ，Ｙ，Ｚからの比較出力ＫＢＯが全て
低電位にならなければ変換することはなく、他のシステ
ムＹ，Ｚにおいては依然カウンタＫＣのインクリメント
過程が進行しているのでシステムＹ，Ｚの比較出力ＫＢ
Ｏは高電位のままであり、従ってバスＫＢはなお低電位
を有し、一方総ての比較入ＫＢＩと、第二段階Ｂをコン
トロールする第二の段階信号ＰＨＩとは高電位を有して
いるので（第３図、時点Ｘ）、第二のプログラマブル論
理アレイＰＡＬ２によって信号ＺＩＡＣＴの変換が第三
のＪＫフリップフロップ６の第二の入力Ｋにおいて惹起
される。第一の段階信号ＰＨＯ‘こ対して遅れて生起す
るクロック信号ＰＨＯＲの、第三のＪＫフリップフロッ
プ６のクロック接続ＣＬＫにおける変換（第３図、時点
Ｍ）の際、該ＪＫフリップフロップの出力Ｑにおいて配
分割り込みＺＩＮＴが発生し、この割り込みによって、
システムＸのマイクロプロセッサＣＰＵは並列インタフ
ェース部ＩＦの入力ＺＩＮＴを介して、ランダムアクセ
スメモリＲＡＭ中に和ＢＫ｝こ対して付加的に記憶され
たコントロールビットＣｏを”１″からｎｏ″へ変換す
るように仕向けられる。仮に、システムＺ（第５図）が
上述のように前回の比較過適の際にコントロールビット
をＣｏ＝０と記憶したとし、しかし現在進行中の比較過
程において最小の和ＢＫと、従って最大の補数ＢＫとを
有し、カウンタＫＣのインクリメント過程が全てのシス
テム中最後に終了し、その結果転送ＲＣは一番最後に開
始されるものとする（第５図、時点刈）。
この場合、第一の段階信号ＰＨＯ及びバスＫＢは高電位
となり、比較出力Ｋ８０及び総ての比較入力ＫＢＩは低
電位となる。従って上述の論理方程式ＺＩＡＣＴ＝ＰＨ
１・ＫＢ１・Ｃｏ十ＰＨ１・ＫＢ１・Ｃｏによって信号
ａＡＣＴの変換が第三のＪＫフリップフロップ６の入力
Ｋにおいて生起され、次いで第一の段階信号ＰＨＯに対
して遅れて生起する、第三のＪＫフリツプフロツプのク
ロツク信号ＰＨＯＲの変換の際（第５図、時点Ｘｍ）、
該ＪＫフリップフロツプの出力Ｑにおいて同様に配分割
り込みＺＩＮＴが発生し、この割り込みによって、シス
テムＺのマイクロプロセッサＣＰＵは並列インタフェー
ス部ＩＦの入力ＺＩＮＴを介して「 ランダムアクセス
メモリＲＡＭ中に和ＢＫに対して付加的に記憶されたコ
ントロールビットＣｏを−０″ からｎ・１″へ変換す
るように仕向けられる。これによって、詳述はされない
ものの先に述べた如く、ェレベータＺは当該呼び出し階
に配分され、この階で利用され得る。上述のように本発
明による多重プロセッサシステムにおいては、乗客の階
呼び出いこ対してェレベータの箱を最も適切に配置する
ための比較過程が、複数のェレベータのマイクロコンピ
ュータシステムにおいて同時に遂行されるため迅速な比
較がなされ得る。また比較に際し各システムは、比較デ
ータをカウンタＫＣにロードし、各カウンタＫＣに同時
に歩進動作を行なわせることで、各システムに共通のバ
スＫＢに各システムが時間差をもって出力ＫＢＯの変換
をもたらすように構成されているため、単に１本のバス
ＫＢに各システムを連結するという簡単な構成をもって
同時にデータ比較過程が達成される。更に、各システム
の比較データは各カゥンタＫＣにおける歩進動作の時間
的長短として表現され、歩進動作の終了を示す信号が時
間差を伴って共通のバスＫＢに送出されるように構成さ
れているので、比較過程の遂行が誤りなく確実になされ
複雑な装置を必要としない。仮に、上述の比較の第二段
階Ｂにおいて、複数個のシステムが等しい和ＢＫを見出
したとすると、比較の第三段階Ｃにおいてそれらの優先
順位を決定する適当な装置によって箱の最適の配置が決
定されるが「 これは本明細書においては説明されない
。
【図面の簡単な説明】
第１図は本発明による多重プロセッサシステムの構成図
、第２図はシステムの各プロセッサに配置された結線論
理回路図、第３図は第一のプロセッサＸの結線論理回路
の信号及びデータ比較伝送路の信号の時間的な経過を示
すタイムチャート、第４図は第二のプロセッサＹの結線
論理回路及びデータ比較伝送路の第３図に示された信号
の一部の時間的な経路を示す夕．Ｔムチャート、第５図
は第三のプロセッサＺの結線論理回路及びデータ比較伝
送略の第４図による信号の時間的な経過を示すタイムチ
ャートである。 Ｘ，Ｙ，Ｚ……マイクロコンピュータシステム、ＣＰＵ
・・・・・・マイクロプロセッサ、ＲＡＭ．・・…フン
ダムアクセスメモリ、ＩＦ…・・・並列インタフェース
部、ＤＭＡ・・・・・・ＤＭＡ部、ＡＬ・・・…結線論
理回路、ＢＴ……バスドライバ、Ｂ……バスライン、Ｋ
Ｂ・・・・・・吟味バス、ＳＢ・・…・システムバス、
ＫＣ・・・・・・吟味カウンタ、ＰＨＣ・・・…段階カ
ウン夕、ＰＡＬｌ，ＰＡＬ２・・・・・・第一及び第二
のプログラマフル論理アレイ、ＤＥＬ・・・・・・遅延
回路、１，２・・・・・・否定回路、３，４，６……Ｊ
Ｋフリツプフロツプ、５・・・・・・否定積回路。 Ｆｉｇ．１ Ｆｉｇ．２ Ｆｉ９．３ Ｆｉｇ．４ Ｆｉｇ．５

Claims (1)

  1. 【特許請求の範囲】 １ アドレスバスとデータバスと制御バスとから成るバ
    スＢによつてそれぞれ少なくとも１個のリードオンリー
    メモリ及びランダムアクセスメモリＲＡＭ並びに入出力
    構成要素と結合されてなる個々のプロセツサＣＰＵ間で
    のデータ転送に使用される共通のシステムバスＳＢに接
    続された複数個のプロセツサＣＰＵから成つており、プ
    ロセツサＣＰＵは、それぞれＤＭＡ部ＰＭＡと、並列イ
    ンターフエース部ＩＦと、結線論理回路ＡＬと、バスド
    ライバＢＴとから成る結合部を介して伝送路ＫＢと結合
    されており、この伝送路へは、総てのプロセツサＣＰＵ
    から取り出された階呼び出しに対するエレベータの箱の
    配置に関する応答が、その個々の応答に対応する時間的
    長さとしての信号の形態で同時に送出され得、その際時
    間的に最長の信号を有するプロセツサに対しては“最適
    ”である応答を信号し、時間的により短い信号を有する
    プロセツサに関しては“最適でない”応答を信号するよ
    うな割り込み要求が発生し得ることを特徴とするエレベ
    ータの箱の配置のための多重プロセツサシステム。 ２ 結線論理回路ＡＬは、バスラインＢのデータバスと
    直接結合されたカウンタＫＣを具備しており、このカウ
    ンタには、１個のプロセツサから現出してシステムバス
    ＳＢにより他の総てのプロセツサへ送られる同期信号の
    生起の際に、同期信号を発するプロセツサから取り出さ
    れた応答が二進数ＢＫの形態で転送され得ることを特徴
    とする特許請求の範囲第１項に記載の多重プロセツサシ
    ステム。 ３ 信号の時間的な長さが二進数ＢＫの補数■■に比例
    することを特徴とする特許請求の範囲第１項または第２
    項に記載の多重プロセツサシステム。 ４ 結線論理回路ＡＬが、もう一つのカウンタＰＨＣと
    、遅延回路ＤＥＬと、第一のプログラマブル論理アレイ
    ＰＡＬ１とを備え、このプログラマブル論理アレイはＤ
    ＭＡ部の、二進数ＢＫの転送終了を信号する出力ＡＣＣ
    ＧＲ０と、もう一つのカウンタＰＨＣの第一及び第二の
    出力ＰＨ０、ＰＨ１と、該カウンタの入力ＰＨＣＬＫと
    に結合されており、更にまた遅延回路ＤＥＬの第一及び
    第二の出力ＫＢＩ５、ＫＢＩ７とも結合されており、ま
    た、 結線論理回路ＡＬは、第一の否定回路１によつて
    もう一つのカウンタＰＨＣの第一の出力ＰＨ０に接続さ
    れた出力ＫＢＯと、遅延回路ＤＥＬの入力に接続された
    入力ＫＢＩとを有し、これらの出力及び入力はバスドラ
    イバＢＴによつて伝送路ＫＢと結合されており、 その
    際、二進数ＢＫの転送終了時におけるもう一つのカウン
    タＰＨＣの入力ＰＨＣＬＫ及び第一の出力ＰＨ０におけ
    る信号変換VI並びに結線論理回路ＡＬの出力ＫＢＯの信
    号変換VIが、また最後の二進数ＢＫの転送終了時におい
    てはさらに、伝送路ＫＢの、及び各結線論理回路ＡＬに
    属する入力ＫＢＩ全部の第一の信号変換VIIとが同時に
    生起し、また、 第一の信号変換VIIに依存して遅れて
    生起する、遅延回路ＤＥＬの第一及び第二の出力ＫＢＩ
    ５，ＫＢＩ７の信号変換の際には、伝送路ＫＢの、及び
    各結線論理回路に属する出力及び入力ＫＢＯ、ＫＢＩ全
    部の第二の信号変換VIIが同時に生起されることを特徴
    とする特許請求の範囲第１項または第２項に記載の多重
    プロセツサシステム。 ５ カウンタＫＣのインクリメント端子ＥＮＴが、第二
    の否定回路２を介して第一のプログラマブル論理アレイ
    ＰＡＬ１の出力ＥＮＧと接続されており、カウンタＫＣ
    の転送端子ＲＣが該論理アレイＰＡＬ１の入力ＲＣと接
    続されており、 その際、伝送路ＫＢの第二の信号変換
    VIIIに依存して遅れて生起する、遅延回路ＤＥＬの第一
    及び第二の出力ＫＢＩ５、ＫＢＩ７の更に別の信号変換
    時に、総ての第一のプログラマブル論理アレイＰＡＬ１
    の出力ＥＮＧにおいて信号変換IXが生起し、総てのカウ
    ンタＫＣは同時にインクリメントを開始し、またその際
    、 カウンタＫＣのインクリメント終了及び転送ＲＣ開
    始時においては付属的なもう一つのカウンタＰＨＣの入
    力ＰＨＣＬＫ及び第一の出力ＰＨ０における信号変換Ｘ
    並びに結線論理回路ＡＬの出力ＫＢＯの信号変換Ｘが同
    時に生じ、また最大の補数■■を有するカウンタＫＣの
    インクリメント終了及び転送ＲＣ開始時においては、伝
    送路ＫＢの、及び各結線論理回路ＡＬに属する入力ＫＢ
    Ｉ全部の第三の信号変換XIIが同時に生じることを特徴
    とする特許請求の範囲第１項乃至第４項のいずれかに記
    載の多重プロセツサシステム。 ６ 結線論理回路ＡＬが、第一のＪＫフリツプフロツプ
    ３と、第三のＪＫフリツプフロツプ６と、第二のプログ
    ラマブル論理アレイＰＡＬ２とを備え、このプログラマ
    ブル論理アレイは、第三のＪＫフリツプフロツプ６の入
    力Ｋと、もう一つのカウンタＰＨＣの第二の出力ＰＨ１
    と、結線論理回路ＡＬの入力ＫＢＩと、第一のＪＫフリ
    ツプフロツプ３の出力Ｑとに結合されており、この第一
    のフリツプフロツプには、二進数ＢＫと同時に転送され
    得、“最適”のまたは“最適でない”応答を有するプロ
    セツサを信号するコントロールビツトＣｏが記憶され得
    、 遅延回路ＤＥＬは、もう一つのカウンタＰＨＣの第
    一の出力ＰＨ０に接続されたもう一つの入力と、第三の
    出力ＰＨ０Ｒとを有し、この第三の出力は第三のＪＫフ
    リツプフロツプ６のクロツク端子ＣＬＫと結合されてお
    り、更に、 第三のＪＫフリツプフロツプ６の出力Ｑは
    並列インタフエース部ＩＦの割り込み要求入力ＺＩＮＴ
    に接続されており、 その際、転送ＲＣの開始後に遅延
    回路ＤＥＬの第三の出力ＰＨ０Ｒにおいて信号変換XI、
    ＸIIIが生じ、この信号変換が伝送路ＫＢの第三の信号
    変換XII以前に生起するときには、当該プロセツサの“
    最適でない”応答を、また伝送路ＫＢの第三の信号変換
    XII以後に生起するときには、当該プロセツサの“最適
    な”応答を信号する割り込み要求が第三のＪＫフリツプ
    フロツプ６の出力Ｑに発生し得ることを特徴とする特許
    請求の範囲第１項乃至第５項のいずれかに記載の多重プ
    ロセツサシステム。
JP56167003A 1980-10-20 1981-10-19 エレベ−タの箱の配置のための多重プロセツサシステム Expired JPS60703B2 (ja)

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CH7798/801 1980-10-20

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