JPS60703B2 - エレベ−タの箱の配置のための多重プロセツサシステム - Google Patents
エレベ−タの箱の配置のための多重プロセツサシステムInfo
- Publication number
- JPS60703B2 JPS60703B2 JP56167003A JP16700381A JPS60703B2 JP S60703 B2 JPS60703 B2 JP S60703B2 JP 56167003 A JP56167003 A JP 56167003A JP 16700381 A JP16700381 A JP 16700381A JP S60703 B2 JPS60703 B2 JP S60703B2
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- JP
- Japan
- Prior art keywords
- output
- counter
- signal
- input
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B66—HOISTING; LIFTING; HAULING
- B66B—ELEVATORS; ESCALATORS OR MOVING WALKWAYS
- B66B1/00—Control systems of elevators in general
- B66B1/02—Control systems without regulation, i.e. without retroactive action
- B66B1/06—Control systems without regulation, i.e. without retroactive action electric
- B66B1/14—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements
- B66B1/18—Control systems without regulation, i.e. without retroactive action electric with devices, e.g. push-buttons, for indirect control of movements with means for storing pulses controlling the movements of several cars or cages
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
- Multi Processors (AREA)
- Hardware Redundancy (AREA)
- Acyclic And Carbocyclic Compounds In Medicinal Compositions (AREA)
- Medicines Containing Antibodies Or Antigens For Use As Internal Diagnostic Agents (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、個々のプロセッサ間でのデータ転送に使用さ
れる共通のシステムバスに接続された複数個のプロセッ
サから成り、各プロセッサは、アドレスバスとデータバ
スと制御バスとから成るバスラィンによってそれぞれ少
なくとも1個の固定記憶装置(リードオンリーメモリ)
及びランダムアクセスメモリ並びに入出力構成要素と結
合されている多重プロセッサシステムに係わる。
れる共通のシステムバスに接続された複数個のプロセッ
サから成り、各プロセッサは、アドレスバスとデータバ
スと制御バスとから成るバスラィンによってそれぞれ少
なくとも1個の固定記憶装置(リードオンリーメモリ)
及びランダムアクセスメモリ並びに入出力構成要素と結
合されている多重プロセッサシステムに係わる。
このような多重プロセッサシステムにおいて各プロセッ
サは、そのプロセッサについて決定された情報に関し、
システムバスでのデータ転送経過を監視する。
サは、そのプロセッサについて決定された情報に関し、
システムバスでのデータ転送経過を監視する。
システムバスを介して転送されるデータはそれぞれプロ
セッサのアドレスを含み「当該情報はこのプロセッサに
関し決定されており、総てのプロセッサは、目的プロセ
ッサの決定のためにアドレスをデコードする。この公知
のシステムは、その機能を発揮するのに非常に時間が掛
かり、従って総てのプロセッサがシステムバスを監視し
かつアドレスをデコードしなければならず、ただ目的プ
ロセッサのみが制御されるという欠点を有する。その上
、この方法は比較的多大のソフトウェア消費を必要とす
る。***公開公報第2913288号により、上記の欠
点が回避されるであろう多重プロセッサシステムが公知
である。
セッサのアドレスを含み「当該情報はこのプロセッサに
関し決定されており、総てのプロセッサは、目的プロセ
ッサの決定のためにアドレスをデコードする。この公知
のシステムは、その機能を発揮するのに非常に時間が掛
かり、従って総てのプロセッサがシステムバスを監視し
かつアドレスをデコードしなければならず、ただ目的プ
ロセッサのみが制御されるという欠点を有する。その上
、この方法は比較的多大のソフトウェア消費を必要とす
る。***公開公報第2913288号により、上記の欠
点が回避されるであろう多重プロセッサシステムが公知
である。
この場合、各プロセッサとシステムバスとの間に転送ユ
ニットが設置されており、このユニットは、それが配置
されたプロセッサとのデータ交換が一定の、繰り返し生
起する時間の間でだけ生じ得るように調整される。この
ようにして監視ユニットは、他のプロセッサの割り込み
要求に関してシステムバスを、それぞれ配置されたプロ
セッサに代ってて監視し、これによって、その時アドレ
スされたプロセッサのデータ処理過程のみが中断される
。上言己の多重プロセッサシステムによっては、データ
処理上のある種の課題は最良に解決され得ない。
ニットが設置されており、このユニットは、それが配置
されたプロセッサとのデータ交換が一定の、繰り返し生
起する時間の間でだけ生じ得るように調整される。この
ようにして監視ユニットは、他のプロセッサの割り込み
要求に関してシステムバスを、それぞれ配置されたプロ
セッサに代ってて監視し、これによって、その時アドレ
スされたプロセッサのデータ処理過程のみが中断される
。上言己の多重プロセッサシステムによっては、データ
処理上のある種の課題は最良に解決され得ない。
例えば、同等の規準によって個々のプロセッサ中に見出
された値の比較がなされる時、比較は2個のプロセッサ
間毎に処理され、その際、更にその結果は別のプロセッ
サの値と比較される。この手続きは、例えば最小の値を
有するプロセッサが見出されるまで続行され得る。この
方法は確かに、プロセッサの数が多いとかなり多くの時
間を要し、またソフトウェアの莫大な消費も必要となる
であろうし、更に、比較期間中に別の目的でシステムバ
スによりデータを転送することは、固く抑止される。本
発明は、上述のシステムに対して改良された「互いに独
立に機能するプロセッサ中に例えば同等の規準に従って
見出された応答の迅速な比較を可能にする多重プロセッ
サシステムを提供することを目的としており、更にこの
比較の際、比較過程の継続時間はプロセッサの数とは無
関係であり、データ比較過程においてシステムバスは必
要とされない。
された値の比較がなされる時、比較は2個のプロセッサ
間毎に処理され、その際、更にその結果は別のプロセッ
サの値と比較される。この手続きは、例えば最小の値を
有するプロセッサが見出されるまで続行され得る。この
方法は確かに、プロセッサの数が多いとかなり多くの時
間を要し、またソフトウェアの莫大な消費も必要となる
であろうし、更に、比較期間中に別の目的でシステムバ
スによりデータを転送することは、固く抑止される。本
発明は、上述のシステムに対して改良された「互いに独
立に機能するプロセッサ中に例えば同等の規準に従って
見出された応答の迅速な比較を可能にする多重プロセッ
サシステムを提供することを目的としており、更にこの
比較の際、比較過程の継続時間はプロセッサの数とは無
関係であり、データ比較過程においてシステムバスは必
要とされない。
この目的は、特許請求の範囲において特徴づけられた本
発明によって以下のようにして達成される。即ち、比較
の第一段階において「比較されるべき応答は個々のプロ
セッサに配置された結合部のカウンタKCへ転送され、
第二段階で総ての応答は、個々の応答に対応する時間的
長さを有する信号に同時に変換され、かつ結合部によっ
て総てのプロセッサと結合されている伝送路へ送出され
、その際時間的に最良の信号を有するプロセッサのとこ
ろで、“最適の”比較結果を信号する割り込み要求が発
生し得る。本発明は実質的に以下の長所を有する。
発明によって以下のようにして達成される。即ち、比較
の第一段階において「比較されるべき応答は個々のプロ
セッサに配置された結合部のカウンタKCへ転送され、
第二段階で総ての応答は、個々の応答に対応する時間的
長さを有する信号に同時に変換され、かつ結合部によっ
て総てのプロセッサと結合されている伝送路へ送出され
、その際時間的に最良の信号を有するプロセッサのとこ
ろで、“最適の”比較結果を信号する割り込み要求が発
生し得る。本発明は実質的に以下の長所を有する。
即ち、ただ一つの付加伝送路によって、互いに独立に機
能するプロセッサ中に見出された応答の迅速な比較が可
能となり、その際、比較的少ないソフトウェア消費のも
とに極〈短時間で、プロセッサにおいて最良の応答が見
出され得る。更に、プロセッサの伝送路との結合には標
準のインタフェース部が使用され、このインタフェース
部は比較的安価に、市販の部品から成る結線論理回路に
よって補完されることも本発明の長所である。添付図面
に示された本発明の具体例を以下に詳述する。
能するプロセッサ中に見出された応答の迅速な比較が可
能となり、その際、比較的少ないソフトウェア消費のも
とに極〈短時間で、プロセッサにおいて最良の応答が見
出され得る。更に、プロセッサの伝送路との結合には標
準のインタフェース部が使用され、このインタフェース
部は比較的安価に、市販の部品から成る結線論理回路に
よって補完されることも本発明の長所である。添付図面
に示された本発明の具体例を以下に詳述する。
第1図において、互いに独立な3基のマイクロコンピュ
ータシステムが符号X,Y,Zで示される。システムX
,Y,ZのマイクロプロセッサCPUは、アドレスバス
とデータバスと制御バスとから成るバスラィンBによっ
て、少なくとも1個のランダムアクセスメモリRAM並
びに図示されないリードオンリーメモリ(固定記憶装置
)及び入出力構成要素と公知の手段で結合されている。
データ交換の目的で総てのマイクロコンピュータシステ
ムX,Y,Zは、同じく詳述されない様式で共通のシス
テムバスSBに接続されている。各システム×,Y,Z
は、並列インタフェース部ばと、DMA部DMAと、結
線論理回路ALと、バスドラィバBTとから成る結合部
と介して伝送路即ちバスKBに接続され、この伝送路は
、個々のマイクロプロセッサCPU中に同等の規準によ
って見出された値の比較に用いられる。第2図によれば
結線論理回路ALは、バスドラィバBTを介して、各シ
ステム×,Y,ZをワイヤードORに連結している前記
のバスと結合された出力KBOを持ち、この出力は第一
の否定回路1によって、以下に段階カウンタとも称され
るカウンタPHCの第一の出力PHOと、第一のプログ
ラマブル論理アレイPALlの入力とに結合されている
。段階カウンタPHCは数段階に推移する比較の制御に
用いられる。第一のプログラマブル論理アレイPALI
と結合された、段階カウンタPHCの第二の出力PHI
において、第一の出力PHOに存在する信号周波数の半
分が生起する。並列インタフェース部IFの出力KRE
Sと結合されている、段階カウンタPHCの入力CIr
lこよってカウン夕制御はリセットされる。段階カウン
夕PHCのもう一つの入力PHCLKを介して、第一の
プログラマブル論理アレイPALlから発せられたカウ
ンタ制御信号が供給される。バスドラィバBTと結合さ
れこのバスドラィバによってバスKBの信号状態を読み
取る、結線論理回路ALの入力は符号KBIで示され、
この入力は、遅延回路DELの入力と結合されている。
第一のプログラマブル論理アレイPALlと結合された
、遅延回路DELの2個の出力KB15,KB17にお
いて、結線論理回路ALの入力KBIの、段階的に遅延
された信号が生起する。カウンタKCは、12個の並列
な入力DO〜DIIを有し、これらの入力は個々のマイ
クロコンピュータシステムX,、Y,Zのノゞスライン
Bのデータバスと直接に結合している。
ータシステムが符号X,Y,Zで示される。システムX
,Y,ZのマイクロプロセッサCPUは、アドレスバス
とデータバスと制御バスとから成るバスラィンBによっ
て、少なくとも1個のランダムアクセスメモリRAM並
びに図示されないリードオンリーメモリ(固定記憶装置
)及び入出力構成要素と公知の手段で結合されている。
データ交換の目的で総てのマイクロコンピュータシステ
ムX,Y,Zは、同じく詳述されない様式で共通のシス
テムバスSBに接続されている。各システム×,Y,Z
は、並列インタフェース部ばと、DMA部DMAと、結
線論理回路ALと、バスドラィバBTとから成る結合部
と介して伝送路即ちバスKBに接続され、この伝送路は
、個々のマイクロプロセッサCPU中に同等の規準によ
って見出された値の比較に用いられる。第2図によれば
結線論理回路ALは、バスドラィバBTを介して、各シ
ステム×,Y,ZをワイヤードORに連結している前記
のバスと結合された出力KBOを持ち、この出力は第一
の否定回路1によって、以下に段階カウンタとも称され
るカウンタPHCの第一の出力PHOと、第一のプログ
ラマブル論理アレイPALlの入力とに結合されている
。段階カウンタPHCは数段階に推移する比較の制御に
用いられる。第一のプログラマブル論理アレイPALI
と結合された、段階カウンタPHCの第二の出力PHI
において、第一の出力PHOに存在する信号周波数の半
分が生起する。並列インタフェース部IFの出力KRE
Sと結合されている、段階カウンタPHCの入力CIr
lこよってカウン夕制御はリセットされる。段階カウン
夕PHCのもう一つの入力PHCLKを介して、第一の
プログラマブル論理アレイPALlから発せられたカウ
ンタ制御信号が供給される。バスドラィバBTと結合さ
れこのバスドラィバによってバスKBの信号状態を読み
取る、結線論理回路ALの入力は符号KBIで示され、
この入力は、遅延回路DELの入力と結合されている。
第一のプログラマブル論理アレイPALlと結合された
、遅延回路DELの2個の出力KB15,KB17にお
いて、結線論理回路ALの入力KBIの、段階的に遅延
された信号が生起する。カウンタKCは、12個の並列
な入力DO〜DIIを有し、これらの入力は個々のマイ
クロコンピュータシステムX,、Y,Zのノゞスライン
Bのデータバスと直接に結合している。
比較過程において吟味カゥンタKCの中へ、比較される
べき値が12ビットの二進数の形態でロードされる。カ
ウンタKCはインクリメント端子ENTと転送端子RC
とを持ち、前者は第二の否定回路2を介して第一のプロ
グラマブル論理アレイPALlの出力ENGと、また後
者はこの論理アレイPALlの入力RCと結合されてい
る。比較過程において別のビットCoを転送する、結線
論理回路ALの入力D15は、一方ではバスラィンBの
データバスと、他方では第一のJKフリップフロップ3
の入力J及びKと結合されており、このフリツプフロツ
プの出力Qは第二のプログラマブル論理アレイPAL2
の入力に接続されている。第二のJKフリップフロップ
が符号4で示され、このフリップフロップの入力J及び
Kは第一のプログラマブル論理アレイ、PALlの出力
ARQOと、また該フリップフロップの出力QはDMA
要求信号を読み取る、DMA部の入力ACCRQOと結
合されている。
べき値が12ビットの二進数の形態でロードされる。カ
ウンタKCはインクリメント端子ENTと転送端子RC
とを持ち、前者は第二の否定回路2を介して第一のプロ
グラマブル論理アレイPALlの出力ENGと、また後
者はこの論理アレイPALlの入力RCと結合されてい
る。比較過程において別のビットCoを転送する、結線
論理回路ALの入力D15は、一方ではバスラィンBの
データバスと、他方では第一のJKフリップフロップ3
の入力J及びKと結合されており、このフリツプフロツ
プの出力Qは第二のプログラマブル論理アレイPAL2
の入力に接続されている。第二のJKフリップフロップ
が符号4で示され、このフリップフロップの入力J及び
Kは第一のプログラマブル論理アレイ、PALlの出力
ARQOと、また該フリップフロップの出力QはDMA
要求信号を読み取る、DMA部の入力ACCRQOと結
合されている。
進行するDMA動作を信号する、DMA部の出力ACC
GROは、第一のプログラマプル論理アレイPALlの
入力と、JKフリップフロップ4のセット接続とに結合
されている。ナンド回路5を介して第一のプログラマブ
ル論理アレイPALIの入力ZENと結合されている並
列インタフェース部IFの出力Z也NによってDMA動
作はリセットされ得る。第一のプログラマブル論理アレ
イPALlの出力PHCLK,ARQ0、及びENGに
生起し、段階カウンタPHCの制御と、DMA要求の形
成と、カウンタKCのインクリメント過程の発現とに用
いられる信号は、前記の諸入力において生起する信号に
依存して、次の論理方程式に従い発生される。
GROは、第一のプログラマプル論理アレイPALlの
入力と、JKフリップフロップ4のセット接続とに結合
されている。ナンド回路5を介して第一のプログラマブ
ル論理アレイPALIの入力ZENと結合されている並
列インタフェース部IFの出力Z也NによってDMA動
作はリセットされ得る。第一のプログラマブル論理アレ
イPALlの出力PHCLK,ARQ0、及びENGに
生起し、段階カウンタPHCの制御と、DMA要求の形
成と、カウンタKCのインクリメント過程の発現とに用
いられる信号は、前記の諸入力において生起する信号に
依存して、次の論理方程式に従い発生される。
PHCLK=PH0・KB15・KB17十PH0・P
H1・KB15・KB17十PH0・PHI 。KB1
5・KB17十CLKALその際、 CLKA=PH0・PH1・RC+PH0・PH1・A
CCOR0、ARQOごPHo・PH1・ZEN・AC
CGRo・KB17、ENG=PH0・PH1・KB1
7 第三のJKフリップフロップ6の出力Qはこのフリツプ
フ。
H1・KB15・KB17十PH0・PHI 。KB1
5・KB17十CLKALその際、 CLKA=PH0・PH1・RC+PH0・PH1・A
CCOR0、ARQOごPHo・PH1・ZEN・AC
CGRo・KB17、ENG=PH0・PH1・KB1
7 第三のJKフリップフロップ6の出力Qはこのフリツプ
フ。
ップ自身の第一の入力J並びにナンド回路5の第二の入
力及び並列インタフェース部IFの入力ZINTと結合
されており、このフリツプフロツプ6はその第二の入力
Kによって第二のプログラマプル論理アレイPAL2の
出力ZIACTに接続されている。並列インタフェース
部mの入力ZINTによって、第三のJKフリツプフロ
ップ6の出力Qに生起した割り込み要求は転送され得る
。並列インタフェース部びの出力ZENと結合されたセ
ット入力Sによって、割り込み要求は再び消去され得る
。第三のJKフリップフロップ6のクロック端子CLK
は、遅延回路DELの第三の出力PHORと結合されて
おり、該回路は、段階カウンタPHCの第一の出力PH
O‘こ接続されたもつ一つの入力を有し、その際この入
力に存在する信号は遅れて第三の出力PHORに生起す
る。第二のプログラマブル論理アレイPAL2は更 、
に、段階カゥンタPHCの第二の出力PHIと結合され
た入力と、結線論理回路ALの入力KBIと結合された
入力とを有する。出力aACTに生起する号は、前記の
諸入力において生起する信号に依存して、次の論理方程
式に従い発生される。ZIACT=PH1・KB1・C
o+PH1・KB1・Co8一結線論理回路ALへ導入
されるクロツク信号のために不可欠な接続及び結合は図
示されない。
力及び並列インタフェース部IFの入力ZINTと結合
されており、このフリツプフロツプ6はその第二の入力
Kによって第二のプログラマプル論理アレイPAL2の
出力ZIACTに接続されている。並列インタフェース
部mの入力ZINTによって、第三のJKフリツプフロ
ップ6の出力Qに生起した割り込み要求は転送され得る
。並列インタフェース部びの出力ZENと結合されたセ
ット入力Sによって、割り込み要求は再び消去され得る
。第三のJKフリップフロップ6のクロック端子CLK
は、遅延回路DELの第三の出力PHORと結合されて
おり、該回路は、段階カウンタPHCの第一の出力PH
O‘こ接続されたもつ一つの入力を有し、その際この入
力に存在する信号は遅れて第三の出力PHORに生起す
る。第二のプログラマブル論理アレイPAL2は更 、
に、段階カゥンタPHCの第二の出力PHIと結合され
た入力と、結線論理回路ALの入力KBIと結合された
入力とを有する。出力aACTに生起する号は、前記の
諸入力において生起する信号に依存して、次の論理方程
式に従い発生される。ZIACT=PH1・KB1・C
o+PH1・KB1・Co8一結線論理回路ALへ導入
されるクロツク信号のために不可欠な接続及び結合は図
示されない。
ここに説明されたデジタル接続回路及び構成要素は購入
可能な部品であり、例えばDMA部、並列インタフェー
ス部IF、及びバスドラィバBTとしては、テキサス・
ィンストルメンッ社のTMS9911型、TMS990
1型、及びSN75138型のようなものが使用され得
る。構成要素の若干の入力及び出力に生起する、信号応
答も含めた意味での信号は、当該入力及び出力と同じ符
号によって示されている。以上の多重プロセッサシステ
ムは、乗客の階呼び出いこ対するェレベータの箱の配置
のた・めのデータ比較過程において以下のように機能す
る。
可能な部品であり、例えばDMA部、並列インタフェー
ス部IF、及びバスドラィバBTとしては、テキサス・
ィンストルメンッ社のTMS9911型、TMS990
1型、及びSN75138型のようなものが使用され得
る。構成要素の若干の入力及び出力に生起する、信号応
答も含めた意味での信号は、当該入力及び出力と同じ符
号によって示されている。以上の多重プロセッサシステ
ムは、乗客の階呼び出いこ対するェレベータの箱の配置
のた・めのデータ比較過程において以下のように機能す
る。
仮にマイクロコンピュータシステムX,Y,Zが3基の
ェレベータから成るェレベータ群の個々のェレベータに
配置されており、その際システムは、駆動制御及び駆動
調整、並びに例えば、階呼び出いこ対するェレベータの
箱の配置を時間的に選択することに用いられ得るものと
する。この最後の場合において各システムは、例えば当
該呼び出し階とェレベータの箱との間の距離や、この隔
たり内で、存在する箱の呼び出し及び既にこの箱に振り
当てられた階呼び出し並びに箱の瞬間荷重から予期され
る可能な中途停止の数のような特定の「ェレベータ固有
のパラメータから、時間に比例する和BKを算出する。
当該呼び出し階に関する箱の配置可能性に対応するこの
和BKは、当該システムX,Y,Zのランダムアクセス
メモリRAMへ二進数の形態で書き込まれ、その際記憶
位置のアドレスは、その時の当該呼び出し階の番号に対
応する。この階に関して実行される、システム×,Y,
Zの和BKx,BKy,BKzの比較において、待って
いる乗客の最短損失時間に対応する最小の和BKを有す
る箱が当該呼び出し階に割り振られる。比較は、時間的
に連続する幾つかの段階においてなされ、その際第一段
階Aにおいて、1個のプロセッサCPUから発し、シス
テムバスSBを介してシステムの他の総てのプロセッサ
へ送られる同期信号によって、総ての並列インタフェー
ス部IFが制御される。
ェレベータから成るェレベータ群の個々のェレベータに
配置されており、その際システムは、駆動制御及び駆動
調整、並びに例えば、階呼び出いこ対するェレベータの
箱の配置を時間的に選択することに用いられ得るものと
する。この最後の場合において各システムは、例えば当
該呼び出し階とェレベータの箱との間の距離や、この隔
たり内で、存在する箱の呼び出し及び既にこの箱に振り
当てられた階呼び出し並びに箱の瞬間荷重から予期され
る可能な中途停止の数のような特定の「ェレベータ固有
のパラメータから、時間に比例する和BKを算出する。
当該呼び出し階に関する箱の配置可能性に対応するこの
和BKは、当該システムX,Y,Zのランダムアクセス
メモリRAMへ二進数の形態で書き込まれ、その際記憶
位置のアドレスは、その時の当該呼び出し階の番号に対
応する。この階に関して実行される、システム×,Y,
Zの和BKx,BKy,BKzの比較において、待って
いる乗客の最短損失時間に対応する最小の和BKを有す
る箱が当該呼び出し階に割り振られる。比較は、時間的
に連続する幾つかの段階においてなされ、その際第一段
階Aにおいて、1個のプロセッサCPUから発し、シス
テムバスSBを介してシステムの他の総てのプロセッサ
へ送られる同期信号によって、総ての並列インタフェー
ス部IFが制御される。
この時、並列インタフェース部IFの出力KRESにお
いてほぼ等しい時点1,0,m(第3,4,5図)に信
号変換が生起し、その後段階カウンタPHCの制御が解
除される。一番最初に起る、例えばシステムXの段階カ
ウンタPHCの解放と共にバスKBは能動にされ、その
際、このバスは低電位を有し得る(第3図、時点1)。
以下に比較出力KBO及び比較入力KBIと称される結
線論理回路ALの出力KBO及び入力KBIはこの時高
電位にセットされる。最後の段階カウン夕PHCの解放
(第5図、時点m)後、遅延回路DELによって決定さ
れた、バスKBの能動化を遅れて信号する時点W(第3
,4,5図)で、総てのシステムX,Y,Zにおいて同
時に出力信号KB17の変換が起こり、この時第一のプ
ログラマブル論理アレイPALlの出力ARQOにおい
て信号変換が生じ、第二のJKフリップフロップ4によ
ってDMA要求信号ACCRQOが発生する。ここにお
いて個々のDMA部はそれぞれの配置されているプロセ
ッサCPUに、それらDMA部がデータバスのコントロ
ールを希望することを公知の手段により信号する。この
ことは一定の待ち時間の後承認され、その際DMA部は
信号ACCGROを発し(第3図、時点V)、この信号
発生の開始と共に段階カウンタ制御信号PHCLKは低
レベルに、DMA要求を制御する信号ARQOは高レベ
ルにセットされる。信号ACCGROの継続中にDMA
部はアドレスバスヘアドレスを与え、これによって、比
較されるべき和BKを含むランダムアクセスメモリRA
Mの記憶位置がアクセスれ、その後記憶位置の記憶内容
がデータバス及び入力DO〜DIIを介してカウンタK
Cへ転送される。同時に入力D15を介してコントロー
ルビットCoが転送され、第一のJKフリップフロップ
3に記憶される。ここでCo=1が記憶されるのは、当
該システム、例えばシステムXが現在なされている比較
過程に先行する直ぐ前の比較過程において最小の和BK
を見出しかつ記憶していたことを意味し、その際にラン
ダムアクセスメモリRAM中に前記最小の和BKと共に
記憶されていたコントロールビットCo(=1)がここ
で第一のJKフリップフロップ3にそのまま記憶される
。従ってCo=0が記憶されるのは、その他のシステム
、例えばシステムY及びシステムZが前回の比較過程に
おいて最小の和BKを有していなかったこと意味する。
例えば一番最初に起るシステム×のデータ転送終了及び
信号ACCGROの消滅後、制御信号PHCLKと、段
階カゥン夕PHCの第一の段階信号PHOとは高レベル
となり(第3図、時点W)、対応する結線論理回路AL
の比較出力KBOは低レベルにセットされる。総てのシ
ステム中最後に比較データの転送が終了するシステム、
例えばシステムYへの比較データ転送終了後、バスKB
の電位は高レベルにセットされ、総ての比較入力KBI
は低レベルにセットされる(第4図、時点刑)。遅延回
路DELlこよってなされた信号KBIの遅延後、信号
KB15及びKB17は相次いで低電位となり、その際
段階カウンタ制御信号PHCLKは初め低電位に、次い
で高電位にセットされる。続いて第一の段階信号PHO
と、第二の段階信号PHIと、総てのシステムX,Y,
Zの信号KBOとが同時に変換し、その際バスKBが改
めて能動にされて比較の第二段階Bが開始される(第3
,4,5図、時点肌)。従ってこの時点で吟味バスKB
は低電位に、総ての比較入力KBIは高電位に変換し、
一定の遅延の後信号KB17も高レベルにセットされ、
この時第一のプログラマブル論理アレイPALIによっ
て信号ENOの変換がもたらされ、総てのカウンタKC
のインクリメント過程が各システムX,Y,Zにおいて
同時に開始され、比較の第一段階Aにおいてランダムア
クセスメモリRAMからデータバスを介して転送されて
カウンタKCにロードされていた比較データの歩進動作
がここにおいてなされる(第3,4,5図、時点K)。
今、システム×(第3図)のカウンタKCが最大の和B
Kと、従って最小の補数BKとを含むと仮定する。
いてほぼ等しい時点1,0,m(第3,4,5図)に信
号変換が生起し、その後段階カウンタPHCの制御が解
除される。一番最初に起る、例えばシステムXの段階カ
ウンタPHCの解放と共にバスKBは能動にされ、その
際、このバスは低電位を有し得る(第3図、時点1)。
以下に比較出力KBO及び比較入力KBIと称される結
線論理回路ALの出力KBO及び入力KBIはこの時高
電位にセットされる。最後の段階カウン夕PHCの解放
(第5図、時点m)後、遅延回路DELによって決定さ
れた、バスKBの能動化を遅れて信号する時点W(第3
,4,5図)で、総てのシステムX,Y,Zにおいて同
時に出力信号KB17の変換が起こり、この時第一のプ
ログラマブル論理アレイPALlの出力ARQOにおい
て信号変換が生じ、第二のJKフリップフロップ4によ
ってDMA要求信号ACCRQOが発生する。ここにお
いて個々のDMA部はそれぞれの配置されているプロセ
ッサCPUに、それらDMA部がデータバスのコントロ
ールを希望することを公知の手段により信号する。この
ことは一定の待ち時間の後承認され、その際DMA部は
信号ACCGROを発し(第3図、時点V)、この信号
発生の開始と共に段階カウンタ制御信号PHCLKは低
レベルに、DMA要求を制御する信号ARQOは高レベ
ルにセットされる。信号ACCGROの継続中にDMA
部はアドレスバスヘアドレスを与え、これによって、比
較されるべき和BKを含むランダムアクセスメモリRA
Mの記憶位置がアクセスれ、その後記憶位置の記憶内容
がデータバス及び入力DO〜DIIを介してカウンタK
Cへ転送される。同時に入力D15を介してコントロー
ルビットCoが転送され、第一のJKフリップフロップ
3に記憶される。ここでCo=1が記憶されるのは、当
該システム、例えばシステムXが現在なされている比較
過程に先行する直ぐ前の比較過程において最小の和BK
を見出しかつ記憶していたことを意味し、その際にラン
ダムアクセスメモリRAM中に前記最小の和BKと共に
記憶されていたコントロールビットCo(=1)がここ
で第一のJKフリップフロップ3にそのまま記憶される
。従ってCo=0が記憶されるのは、その他のシステム
、例えばシステムY及びシステムZが前回の比較過程に
おいて最小の和BKを有していなかったこと意味する。
例えば一番最初に起るシステム×のデータ転送終了及び
信号ACCGROの消滅後、制御信号PHCLKと、段
階カゥン夕PHCの第一の段階信号PHOとは高レベル
となり(第3図、時点W)、対応する結線論理回路AL
の比較出力KBOは低レベルにセットされる。総てのシ
ステム中最後に比較データの転送が終了するシステム、
例えばシステムYへの比較データ転送終了後、バスKB
の電位は高レベルにセットされ、総ての比較入力KBI
は低レベルにセットされる(第4図、時点刑)。遅延回
路DELlこよってなされた信号KBIの遅延後、信号
KB15及びKB17は相次いで低電位となり、その際
段階カウンタ制御信号PHCLKは初め低電位に、次い
で高電位にセットされる。続いて第一の段階信号PHO
と、第二の段階信号PHIと、総てのシステムX,Y,
Zの信号KBOとが同時に変換し、その際バスKBが改
めて能動にされて比較の第二段階Bが開始される(第3
,4,5図、時点肌)。従ってこの時点で吟味バスKB
は低電位に、総ての比較入力KBIは高電位に変換し、
一定の遅延の後信号KB17も高レベルにセットされ、
この時第一のプログラマブル論理アレイPALIによっ
て信号ENOの変換がもたらされ、総てのカウンタKC
のインクリメント過程が各システムX,Y,Zにおいて
同時に開始され、比較の第一段階Aにおいてランダムア
クセスメモリRAMからデータバスを介して転送されて
カウンタKCにロードされていた比較データの歩進動作
がここにおいてなされる(第3,4,5図、時点K)。
今、システム×(第3図)のカウンタKCが最大の和B
Kと、従って最小の補数BKとを含むと仮定する。
この吟味カウンタKCは故に最初に転送RCを開始し、
その際段階カウンタ制御信号PHCLKの反復変換が起
り、この変換によって、第一の段階信号PHOは高レベ
ルに、従って当該結線論理回路ALの比較出力K80は
低レベルにセットされ、更に信号ENGの、インクリメ
ント過程を終了させる変換が他のシステムY,Zに先立
ってこのシステム×に最初に生じる(第3図、時点X)
。更にまた、システムXが上述のように前回の比較過程
において最づ・の和BKを見出し、この時コントロール
ビットはCo=1であると仮定する。この場合、各シス
テムX,Y,ZをワイヤードORに連結しているバスK
Bは各システムX,Y,Zからの比較出力KBOが全て
低電位にならなければ変換することはなく、他のシステ
ムY,Zにおいては依然カウンタKCのインクリメント
過程が進行しているのでシステムY,Zの比較出力KB
Oは高電位のままであり、従ってバスKBはなお低電位
を有し、一方総ての比較入KBIと、第二段階Bをコン
トロールする第二の段階信号PHIとは高電位を有して
いるので(第3図、時点X)、第二のプログラマブル論
理アレイPAL2によって信号ZIACTの変換が第三
のJKフリップフロップ6の第二の入力Kにおいて惹起
される。第一の段階信号PHO‘こ対して遅れて生起す
るクロック信号PHORの、第三のJKフリップフロッ
プ6のクロック接続CLKにおける変換(第3図、時点
M)の際、該JKフリップフロップの出力Qにおいて配
分割り込みZINTが発生し、この割り込みによって、
システムXのマイクロプロセッサCPUは並列インタフ
ェース部IFの入力ZINTを介して、ランダムアクセ
スメモリRAM中に和BK}こ対して付加的に記憶され
たコントロールビットCoを”1″からno″へ変換す
るように仕向けられる。仮に、システムZ(第5図)が
上述のように前回の比較過適の際にコントロールビット
をCo=0と記憶したとし、しかし現在進行中の比較過
程において最小の和BKと、従って最大の補数BKとを
有し、カウンタKCのインクリメント過程が全てのシス
テム中最後に終了し、その結果転送RCは一番最後に開
始されるものとする(第5図、時点刈)。
その際段階カウンタ制御信号PHCLKの反復変換が起
り、この変換によって、第一の段階信号PHOは高レベ
ルに、従って当該結線論理回路ALの比較出力K80は
低レベルにセットされ、更に信号ENGの、インクリメ
ント過程を終了させる変換が他のシステムY,Zに先立
ってこのシステム×に最初に生じる(第3図、時点X)
。更にまた、システムXが上述のように前回の比較過程
において最づ・の和BKを見出し、この時コントロール
ビットはCo=1であると仮定する。この場合、各シス
テムX,Y,ZをワイヤードORに連結しているバスK
Bは各システムX,Y,Zからの比較出力KBOが全て
低電位にならなければ変換することはなく、他のシステ
ムY,Zにおいては依然カウンタKCのインクリメント
過程が進行しているのでシステムY,Zの比較出力KB
Oは高電位のままであり、従ってバスKBはなお低電位
を有し、一方総ての比較入KBIと、第二段階Bをコン
トロールする第二の段階信号PHIとは高電位を有して
いるので(第3図、時点X)、第二のプログラマブル論
理アレイPAL2によって信号ZIACTの変換が第三
のJKフリップフロップ6の第二の入力Kにおいて惹起
される。第一の段階信号PHO‘こ対して遅れて生起す
るクロック信号PHORの、第三のJKフリップフロッ
プ6のクロック接続CLKにおける変換(第3図、時点
M)の際、該JKフリップフロップの出力Qにおいて配
分割り込みZINTが発生し、この割り込みによって、
システムXのマイクロプロセッサCPUは並列インタフ
ェース部IFの入力ZINTを介して、ランダムアクセ
スメモリRAM中に和BK}こ対して付加的に記憶され
たコントロールビットCoを”1″からno″へ変換す
るように仕向けられる。仮に、システムZ(第5図)が
上述のように前回の比較過適の際にコントロールビット
をCo=0と記憶したとし、しかし現在進行中の比較過
程において最小の和BKと、従って最大の補数BKとを
有し、カウンタKCのインクリメント過程が全てのシス
テム中最後に終了し、その結果転送RCは一番最後に開
始されるものとする(第5図、時点刈)。
この場合、第一の段階信号PHO及びバスKBは高電位
となり、比較出力K80及び総ての比較入力KBIは低
電位となる。従って上述の論理方程式ZIACT=PH
1・KB1・Co十PH1・KB1・Coによって信号
aACTの変換が第三のJKフリップフロップ6の入力
Kにおいて生起され、次いで第一の段階信号PHOに対
して遅れて生起する、第三のJKフリツプフロツプのク
ロツク信号PHORの変換の際(第5図、時点Xm)、
該JKフリップフロツプの出力Qにおいて同様に配分割
り込みZINTが発生し、この割り込みによって、シス
テムZのマイクロプロセッサCPUは並列インタフェー
ス部IFの入力ZINTを介して「 ランダムアクセス
メモリRAM中に和BKに対して付加的に記憶されたコ
ントロールビットCoを−0″ からn・1″へ変換す
るように仕向けられる。これによって、詳述はされない
ものの先に述べた如く、ェレベータZは当該呼び出し階
に配分され、この階で利用され得る。上述のように本発
明による多重プロセッサシステムにおいては、乗客の階
呼び出いこ対してェレベータの箱を最も適切に配置する
ための比較過程が、複数のェレベータのマイクロコンピ
ュータシステムにおいて同時に遂行されるため迅速な比
較がなされ得る。また比較に際し各システムは、比較デ
ータをカウンタKCにロードし、各カウンタKCに同時
に歩進動作を行なわせることで、各システムに共通のバ
スKBに各システムが時間差をもって出力KBOの変換
をもたらすように構成されているため、単に1本のバス
KBに各システムを連結するという簡単な構成をもって
同時にデータ比較過程が達成される。更に、各システム
の比較データは各カゥンタKCにおける歩進動作の時間
的長短として表現され、歩進動作の終了を示す信号が時
間差を伴って共通のバスKBに送出されるように構成さ
れているので、比較過程の遂行が誤りなく確実になされ
複雑な装置を必要としない。仮に、上述の比較の第二段
階Bにおいて、複数個のシステムが等しい和BKを見出
したとすると、比較の第三段階Cにおいてそれらの優先
順位を決定する適当な装置によって箱の最適の配置が決
定されるが「 これは本明細書においては説明されない
。
となり、比較出力K80及び総ての比較入力KBIは低
電位となる。従って上述の論理方程式ZIACT=PH
1・KB1・Co十PH1・KB1・Coによって信号
aACTの変換が第三のJKフリップフロップ6の入力
Kにおいて生起され、次いで第一の段階信号PHOに対
して遅れて生起する、第三のJKフリツプフロツプのク
ロツク信号PHORの変換の際(第5図、時点Xm)、
該JKフリップフロツプの出力Qにおいて同様に配分割
り込みZINTが発生し、この割り込みによって、シス
テムZのマイクロプロセッサCPUは並列インタフェー
ス部IFの入力ZINTを介して「 ランダムアクセス
メモリRAM中に和BKに対して付加的に記憶されたコ
ントロールビットCoを−0″ からn・1″へ変換す
るように仕向けられる。これによって、詳述はされない
ものの先に述べた如く、ェレベータZは当該呼び出し階
に配分され、この階で利用され得る。上述のように本発
明による多重プロセッサシステムにおいては、乗客の階
呼び出いこ対してェレベータの箱を最も適切に配置する
ための比較過程が、複数のェレベータのマイクロコンピ
ュータシステムにおいて同時に遂行されるため迅速な比
較がなされ得る。また比較に際し各システムは、比較デ
ータをカウンタKCにロードし、各カウンタKCに同時
に歩進動作を行なわせることで、各システムに共通のバ
スKBに各システムが時間差をもって出力KBOの変換
をもたらすように構成されているため、単に1本のバス
KBに各システムを連結するという簡単な構成をもって
同時にデータ比較過程が達成される。更に、各システム
の比較データは各カゥンタKCにおける歩進動作の時間
的長短として表現され、歩進動作の終了を示す信号が時
間差を伴って共通のバスKBに送出されるように構成さ
れているので、比較過程の遂行が誤りなく確実になされ
複雑な装置を必要としない。仮に、上述の比較の第二段
階Bにおいて、複数個のシステムが等しい和BKを見出
したとすると、比較の第三段階Cにおいてそれらの優先
順位を決定する適当な装置によって箱の最適の配置が決
定されるが「 これは本明細書においては説明されない
。
第1図は本発明による多重プロセッサシステムの構成図
、第2図はシステムの各プロセッサに配置された結線論
理回路図、第3図は第一のプロセッサXの結線論理回路
の信号及びデータ比較伝送路の信号の時間的な経過を示
すタイムチャート、第4図は第二のプロセッサYの結線
論理回路及びデータ比較伝送路の第3図に示された信号
の一部の時間的な経路を示す夕.Tムチャート、第5図
は第三のプロセッサZの結線論理回路及びデータ比較伝
送略の第4図による信号の時間的な経過を示すタイムチ
ャートである。 X,Y,Z……マイクロコンピュータシステム、CPU
・・・・・・マイクロプロセッサ、RAM.・・…フン
ダムアクセスメモリ、IF…・・・並列インタフェース
部、DMA・・・・・・DMA部、AL・・・…結線論
理回路、BT……バスドライバ、B……バスライン、K
B・・・・・・吟味バス、SB・・…・システムバス、
KC・・・・・・吟味カウンタ、PHC・・・…段階カ
ウン夕、PALl,PAL2・・・・・・第一及び第二
のプログラマフル論理アレイ、DEL・・・・・・遅延
回路、1,2・・・・・・否定回路、3,4,6……J
Kフリツプフロツプ、5・・・・・・否定積回路。 Fig.1 Fig.2 Fi9.3 Fig.4 Fig.5
、第2図はシステムの各プロセッサに配置された結線論
理回路図、第3図は第一のプロセッサXの結線論理回路
の信号及びデータ比較伝送路の信号の時間的な経過を示
すタイムチャート、第4図は第二のプロセッサYの結線
論理回路及びデータ比較伝送路の第3図に示された信号
の一部の時間的な経路を示す夕.Tムチャート、第5図
は第三のプロセッサZの結線論理回路及びデータ比較伝
送略の第4図による信号の時間的な経過を示すタイムチ
ャートである。 X,Y,Z……マイクロコンピュータシステム、CPU
・・・・・・マイクロプロセッサ、RAM.・・…フン
ダムアクセスメモリ、IF…・・・並列インタフェース
部、DMA・・・・・・DMA部、AL・・・…結線論
理回路、BT……バスドライバ、B……バスライン、K
B・・・・・・吟味バス、SB・・…・システムバス、
KC・・・・・・吟味カウンタ、PHC・・・…段階カ
ウン夕、PALl,PAL2・・・・・・第一及び第二
のプログラマフル論理アレイ、DEL・・・・・・遅延
回路、1,2・・・・・・否定回路、3,4,6……J
Kフリツプフロツプ、5・・・・・・否定積回路。 Fig.1 Fig.2 Fi9.3 Fig.4 Fig.5
Claims (1)
- 【特許請求の範囲】 1 アドレスバスとデータバスと制御バスとから成るバ
スBによつてそれぞれ少なくとも1個のリードオンリー
メモリ及びランダムアクセスメモリRAM並びに入出力
構成要素と結合されてなる個々のプロセツサCPU間で
のデータ転送に使用される共通のシステムバスSBに接
続された複数個のプロセツサCPUから成つており、プ
ロセツサCPUは、それぞれDMA部PMAと、並列イ
ンターフエース部IFと、結線論理回路ALと、バスド
ライバBTとから成る結合部を介して伝送路KBと結合
されており、この伝送路へは、総てのプロセツサCPU
から取り出された階呼び出しに対するエレベータの箱の
配置に関する応答が、その個々の応答に対応する時間的
長さとしての信号の形態で同時に送出され得、その際時
間的に最長の信号を有するプロセツサに対しては“最適
”である応答を信号し、時間的により短い信号を有する
プロセツサに関しては“最適でない”応答を信号するよ
うな割り込み要求が発生し得ることを特徴とするエレベ
ータの箱の配置のための多重プロセツサシステム。 2 結線論理回路ALは、バスラインBのデータバスと
直接結合されたカウンタKCを具備しており、このカウ
ンタには、1個のプロセツサから現出してシステムバス
SBにより他の総てのプロセツサへ送られる同期信号の
生起の際に、同期信号を発するプロセツサから取り出さ
れた応答が二進数BKの形態で転送され得ることを特徴
とする特許請求の範囲第1項に記載の多重プロセツサシ
ステム。 3 信号の時間的な長さが二進数BKの補数■■に比例
することを特徴とする特許請求の範囲第1項または第2
項に記載の多重プロセツサシステム。 4 結線論理回路ALが、もう一つのカウンタPHCと
、遅延回路DELと、第一のプログラマブル論理アレイ
PAL1とを備え、このプログラマブル論理アレイはD
MA部の、二進数BKの転送終了を信号する出力ACC
GR0と、もう一つのカウンタPHCの第一及び第二の
出力PH0、PH1と、該カウンタの入力PHCLKと
に結合されており、更にまた遅延回路DELの第一及び
第二の出力KBI5、KBI7とも結合されており、ま
た、 結線論理回路ALは、第一の否定回路1によつて
もう一つのカウンタPHCの第一の出力PH0に接続さ
れた出力KBOと、遅延回路DELの入力に接続された
入力KBIとを有し、これらの出力及び入力はバスドラ
イバBTによつて伝送路KBと結合されており、 その
際、二進数BKの転送終了時におけるもう一つのカウン
タPHCの入力PHCLK及び第一の出力PH0におけ
る信号変換VI並びに結線論理回路ALの出力KBOの信
号変換VIが、また最後の二進数BKの転送終了時におい
てはさらに、伝送路KBの、及び各結線論理回路ALに
属する入力KBI全部の第一の信号変換VIIとが同時に
生起し、また、 第一の信号変換VIIに依存して遅れて
生起する、遅延回路DELの第一及び第二の出力KBI
5,KBI7の信号変換の際には、伝送路KBの、及び
各結線論理回路に属する出力及び入力KBO、KBI全
部の第二の信号変換VIIが同時に生起されることを特徴
とする特許請求の範囲第1項または第2項に記載の多重
プロセツサシステム。 5 カウンタKCのインクリメント端子ENTが、第二
の否定回路2を介して第一のプログラマブル論理アレイ
PAL1の出力ENGと接続されており、カウンタKC
の転送端子RCが該論理アレイPAL1の入力RCと接
続されており、 その際、伝送路KBの第二の信号変換
VIIIに依存して遅れて生起する、遅延回路DELの第一
及び第二の出力KBI5、KBI7の更に別の信号変換
時に、総ての第一のプログラマブル論理アレイPAL1
の出力ENGにおいて信号変換IXが生起し、総てのカウ
ンタKCは同時にインクリメントを開始し、またその際
、 カウンタKCのインクリメント終了及び転送RC開
始時においては付属的なもう一つのカウンタPHCの入
力PHCLK及び第一の出力PH0における信号変換X
並びに結線論理回路ALの出力KBOの信号変換Xが同
時に生じ、また最大の補数■■を有するカウンタKCの
インクリメント終了及び転送RC開始時においては、伝
送路KBの、及び各結線論理回路ALに属する入力KB
I全部の第三の信号変換XIIが同時に生じることを特徴
とする特許請求の範囲第1項乃至第4項のいずれかに記
載の多重プロセツサシステム。 6 結線論理回路ALが、第一のJKフリツプフロツプ
3と、第三のJKフリツプフロツプ6と、第二のプログ
ラマブル論理アレイPAL2とを備え、このプログラマ
ブル論理アレイは、第三のJKフリツプフロツプ6の入
力Kと、もう一つのカウンタPHCの第二の出力PH1
と、結線論理回路ALの入力KBIと、第一のJKフリ
ツプフロツプ3の出力Qとに結合されており、この第一
のフリツプフロツプには、二進数BKと同時に転送され
得、“最適”のまたは“最適でない”応答を有するプロ
セツサを信号するコントロールビツトCoが記憶され得
、 遅延回路DELは、もう一つのカウンタPHCの第
一の出力PH0に接続されたもう一つの入力と、第三の
出力PH0Rとを有し、この第三の出力は第三のJKフ
リツプフロツプ6のクロツク端子CLKと結合されてお
り、更に、 第三のJKフリツプフロツプ6の出力Qは
並列インタフエース部IFの割り込み要求入力ZINT
に接続されており、 その際、転送RCの開始後に遅延
回路DELの第三の出力PH0Rにおいて信号変換XI、
XIIIが生じ、この信号変換が伝送路KBの第三の信号
変換XII以前に生起するときには、当該プロセツサの“
最適でない”応答を、また伝送路KBの第三の信号変換
XII以後に生起するときには、当該プロセツサの“最適
な”応答を信号する割り込み要求が第三のJKフリツプ
フロツプ6の出力Qに発生し得ることを特徴とする特許
請求の範囲第1項乃至第5項のいずれかに記載の多重プ
ロセツサシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CH7798/80A CH651950A5 (de) | 1980-10-20 | 1980-10-20 | Multiprozessoranordnung. |
CH7798/801 | 1980-10-20 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57101967A JPS57101967A (en) | 1982-06-24 |
JPS60703B2 true JPS60703B2 (ja) | 1985-01-09 |
Family
ID=4330654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56167003A Expired JPS60703B2 (ja) | 1980-10-20 | 1981-10-19 | エレベ−タの箱の配置のための多重プロセツサシステム |
Country Status (16)
Country | Link |
---|---|
US (1) | US4484264A (ja) |
EP (1) | EP0050304B1 (ja) |
JP (1) | JPS60703B2 (ja) |
AT (1) | ATE7968T1 (ja) |
AU (1) | AU544606B2 (ja) |
BR (1) | BR8106714A (ja) |
CA (1) | CA1169159A (ja) |
CH (1) | CH651950A5 (ja) |
DE (1) | DE3164209D1 (ja) |
EG (1) | EG15043A (ja) |
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FI (1) | FI74357C (ja) |
GB (1) | GB2085625B (ja) |
HU (1) | HU181834B (ja) |
MX (1) | MX152126A (ja) |
ZA (1) | ZA817056B (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3415528A1 (de) * | 1984-04-26 | 1985-11-07 | M.A.N. Maschinenfabrik Augsburg-Nürnberg AG, 8500 Nürnberg | Signalein- und -ausgabeeinrichtung fuer steuerungsrechner |
DE3688139T2 (de) * | 1986-12-30 | 1993-10-07 | Ibm | Gedoppelte Schaltungsanordnung zur schnellen Übertragung und Reparierbarkeit. |
ES2037765T3 (es) * | 1987-09-24 | 1993-07-01 | Inventio Ag | Control de grupo de ascensores con asignacion inmediata de llamadas de destino. |
ES2027354T3 (es) * | 1987-10-20 | 1992-06-01 | Inventio Ag | Control de grupos para ascensores con control de las cabinas dependiente de la carga. |
EP0320583B1 (de) * | 1987-12-18 | 1992-11-19 | Inventio Ag | Auf den Stockwerken angeordnete Rufregistrier- und Anzeigeeinrichtungen für Aufzüge |
US5159686A (en) * | 1988-02-29 | 1992-10-27 | Convex Computer Corporation | Multi-processor computer system having process-independent communication register addressing |
US5050070A (en) * | 1988-02-29 | 1991-09-17 | Convex Computer Corporation | Multi-processor computer system having self-allocating processors |
CA1315900C (en) * | 1988-09-01 | 1993-04-06 | Paul Friedli | Group control for lifts with immediate allocation of target cells |
ATE96124T1 (de) * | 1988-10-28 | 1993-11-15 | Inventio Ag | Verfahren und einrichtung zur gruppensteuerung von aufzuegen mit doppelkabinen. |
US5555420A (en) * | 1990-12-21 | 1996-09-10 | Intel Corporation | Multiprocessor programmable interrupt controller system with separate interrupt bus and bus retry management |
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