JPS6066539A - Clock signal selecting system - Google Patents
Clock signal selecting systemInfo
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- JPS6066539A JPS6066539A JP58175451A JP17545183A JPS6066539A JP S6066539 A JPS6066539 A JP S6066539A JP 58175451 A JP58175451 A JP 58175451A JP 17545183 A JP17545183 A JP 17545183A JP S6066539 A JPS6066539 A JP S6066539A
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Abstract
Description
【発明の詳細な説明】
本発明はクロック信号選択方式、とくにデジタル信号伝
送方式のうちの多システム同期方式におけるクロック信
号選択方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a clock signal selection method, particularly to a clock signal selection method in a multi-system synchronization method among digital signal transmission methods.
例えば第１図に示すように、デジタル伝送方式の有線区
間と無線区間の間で、複数のシステムたとえば、第１シ
ステム〜第Ｎシステム（ＳＭＳ−１〜ＳＹＳ −Ｎ ）
によって伝送信号の受渡しが行なわれていて、これらの
複数のシステムのデジタル信号が相互に同期されている
系（同期系）ｔ−想定する。For example, as shown in FIG. 1, a plurality of systems, for example, the first system to the Nth system (SMS-1 to SYS-N), are connected between the wired section and the wireless section of the digital transmission method.
Assume a system (synchronous system) t- in which transmission signals are exchanged by the system, and the digital signals of these plural systems are mutually synchronized.
すなわち、有線区間側から無線区間側に向って伝送され
る信号に対しては、有線区間側のマルチプレクサにおい
て一つのマスタクロックを基にして多重処理が行なわれ
５Ｍ５−１−ＳＭＳ−Ｈの各伝送信号は相互に同期がと
られている。That is, for signals transmitted from the wired section side to the wireless section side, multiplexing is performed based on one master clock in the multiplexer on the wired section side, and each transmission of 5M5-1-SMS-H is performed. The signals are mutually synchronized.
これに対して、無線区間側で用いられる信号処理装置に
おいて、これらの伝送信号からそのクロック成分全抽出
するためのクロック抽出回路全複数設け、こうして抽出
されたクロック信号の中の−−：）全選択してこれ全信
号処理装置内の共通制御全行なうためのマスタクロック
信号として使用する方式が用いられる。On the other hand, in the signal processing device used on the wireless section side, a plurality of clock extraction circuits are installed to extract all of the clock components from these transmission signals. A method is used in which this signal is selected and used as a master clock signal for common control in all signal processing devices.
このように、複数のクロック抽出回路金膜け、その中の
一つを切替選択できるようにしてこれをマスタクロック
として用するという方式は信号処理装置側のマスタクロ
ック信号の信頼性を高めるための有用な手段になること
は明らかである。In this way, the method of making it possible to select one of the multiple clock extraction circuits and using it as the master clock is a method for increasing the reliability of the master clock signal on the signal processing device side. It is clear that this will be a useful tool.
このような目的のためのクロック選択方式においては、
一般に、現在マスタクロツタ信号として使用するために
選択されたシステムの伝送信号が消失した場合には、直
ちに別の正常なシステムのクロック抽出回路の出力に切
替えてこれ全マスタクロック信号として使用し、マスタ
クロック信号の連続性全確保するが、従来例においては
一般に、異常を検出して、正常なシステムのクロック抽
出回路の出力に切替える場合に、こうして生成されたマ
スタクロック信号に位相の跳躍が生じ、伝送系に種々の
悪影響を与えるという欠点がある。In clock selection schemes for such purposes,
Generally, if the transmission signal of the system currently selected to be used as the master clock signal disappears, it is immediately switched to the output of the clock extraction circuit of another normal system and used as the master clock signal for all master clock signals. However, in conventional systems, when an abnormality is detected and the output is switched to the output of the clock extraction circuit of a normal system, a phase jump occurs in the master clock signal generated in this way, causing transmission problems. It has the disadvantage of having various adverse effects on the system.
本発明の目的は上述の従来の欠点を除去したクロック信
号選択方式全提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an overall clock signal selection method which eliminates the above-mentioned conventional drawbacks.
本発明の方式はデジタル伝送方式の多システム信号同期
方式において、デジタル伝送信号またはクロック信号に
応答する特定の尖鋭度金有する共振回路金偏えた複数の
タロツク信号抽出手段と、前り己複数のクロック信号抽
出手段の出力の中から選択された一つの出力に応答し前
記共振回路よυも尖鋭度の高い共振回路を備えた主クロ
ツク信号生成手段と、前記主クロツク信号生成手段の出
力の位相と前記各クロック信号抽出手段の出力の位相と
金比収して位相同期状態全検出する位相同期検出手段と
、前記位相同期検出手段の出力によシ前記主タロツク信
号生成手段に供給する前記クロック信号抽出手段の出力
全選択する選択手段と含有する。The method of the present invention is a multi-system signal synchronization method of a digital transmission method, which includes a plurality of tallock signal extraction means biased by a resonant circuit having a specific sharpness that responds to a digital transmission signal or a clock signal, and a plurality of clock signals in front of the resonant circuit. main clock signal generating means which is responsive to one output selected from the outputs of the signal extracting means and is equipped with a resonant circuit having a sharpness higher than that of the resonant circuit; and a phase of the output of the main clock signal generating means. a phase synchronization detection means for detecting all phase synchronization states by matching the phase of the output of each of the clock signal extraction means; and a clock signal supplied to the main tarlock signal generation means based on the output of the phase synchronization detection means. It includes selection means for selecting all outputs of the extraction means.
次に図面を参照して本発明の詳細な説明する。Next, the present invention will be described in detail with reference to the drawings.
第２図は本発明の一実施例全示すブロック図である。FIG. 2 is a block diagram showing an entire embodiment of the present invention.
本実施例は、梁１システム５ＹＳ−ｉと第２システム５
Ｍ５−２の二つの伝送システムが存在する場合金示す。In this embodiment, beam 1 system 5YS-i and second system 5
If two transmission systems of M5-2 exist, gold is shown.
第２図全参照すると、本実施例は、第１システムに対す
るクロック抽出回路１−１および同期検出回路２−１と
、第２システムに対する上と同様なりロック抽出回路１
−２および同期検出回路２−２と、両システム共有のク
ロック選択制御回路３、クロック切替回路４およびマス
タクロツタ発生回路５全有している。Referring to FIG. 2, this embodiment includes a clock extraction circuit 1-1 and a synchronization detection circuit 2-1 for the first system, and a lock extraction circuit 1 for the second system, which is similar to the above.
-2, a synchronization detection circuit 2-2, a clock selection control circuit 3, a clock switching circuit 4, and a master clock generation circuit 5, all of which are shared by both systems.
各システムのタロツク抽出回路１（１−１および１−２
）は、それぞれのシステムの伝送信号１００（１００−
１および１００−２）からクロック成分全抽出するため
に、クロック周波数に共振し特定の選択度（Ｑｅ）全も
つ共振回路金倉んでいる。Tarock extraction circuit 1 (1-1 and 1-2) of each system
) is the transmission signal 100 (100−
1 and 100-2), a resonant circuit that resonates with the clock frequency and has a specific selectivity (Qe) is constructed.
また、同期検出回路２（２−１および２−２）は、位相
比収器２１１位相一致検出用カウンタ２２、ノアゲート
２３．保持回路２４．およびフリップノロツブ２５を含
んでいる。Further, the synchronization detection circuit 2 (2-1 and 2-2) includes a phase ratio collector 211, a phase coincidence detection counter 22, a NOR gate 23. Holding circuit 24. and a flip knob 25.
りａツク切替回路４は、インパーク／バッファ４１、ノ
アゲート４２．４３および４４を含み、また、マスタク
ロック発生回路５は、位相開明発振器（ＰＬＯ）５１お
よびタイミング発生器５２全含んでいる。The reverse switching circuit 4 includes an impark/buffer 41 and NOR gates 42, 43 and 44, and the master clock generation circuit 5 includes a phase development oscillator (PLO) 51 and a timing generator 52.
このＰＬＯ５１は、後述するように、そのループバンド
幅によって定まる等測的の選択度（Ｑｐ）が前記クロッ
ク抽出回路１中に含まれる共振回路の選択度（Ｑｅ ）
よシも遥かに大きくなるように設定されている。As will be described later, in this PLO 51, the isometric selectivity (Qp) determined by its loop bandwidth is the selectivity (Qe) of the resonant circuit included in the clock extraction circuit 1.
Yoshi is also set to be much larger.
さて２本実施例の動作は下、屈の通シである。Now, the operations of the two embodiments are as follows.
第１システムの伝送信号は、ライン１００−１’に介し
て伝送されるが、この伝送信号１００−１は、クロック
抽出回路１−１に供給され、ここで前述の共振回路によ
りクロック成分が抽出され、さらにｂ”ｌ″ Ｎｏ“の
論理レベルを有するクロック信号に整形され、ライン１
０１−１’ｒ介して同期検出回路２−１およびりａツク
切替回路４に供給される。The transmission signal of the first system is transmitted via the line 100-1', and this transmission signal 100-1 is supplied to the clock extraction circuit 1-1, where the clock component is extracted by the above-mentioned resonant circuit. is further shaped into a clock signal having a logic level of b"l"No", and the line 1
The signal is supplied to the synchronization detection circuit 2-1 and the link switching circuit 4 via 01-1'r.
一方、第２システムの伝送信号はライン１００−２を介
して伝送されるが、その伝送信号はタロツク抽出回路１
−２１Ｃ供給され、上述と同様にしてクロック信号に整
形され、ライン１０１−２’に介して同期検出回路２−
２およびクロック切替回路４に供給される。On the other hand, the transmission signal of the second system is transmitted via the line 100-2.
-21C is supplied to the synchronization detection circuit 2-21C, which is shaped into a clock signal in the same manner as described above, and is sent to the synchronization detection circuit 2-2 through the line 101-2'.
2 and the clock switching circuit 4.
さて、クロック切替回路４は、クロック選択制御回路３
の後述する動作により発生される選択制御信号３００？
受け、これによシ第１システム側の前記クロック信号１
９１−１．または第２システム側の前記クロック信号１
０１−２のいずれか一方全選択し、ライン４００金介し
てマスククロツタ発生回路５に供給する（回路３の出力
３００が論理”１′ｌの場合には第１システム側のクロ
ック信号１０１−１が選択され、また回路３の出力３０
０が論理ｌ１Ｏｎの場合には第２システム側のクロック
信号１０１−２が選択される）。Now, the clock switching circuit 4 is the clock selection control circuit 3.
Selection control signal 300? generated by the operation described below.
and thereby the clock signal 1 on the first system side.
91-1. or the clock signal 1 on the second system side
01-2, and supplies it to the masked clock generation circuit 5 via the line 400 (if the output 300 of the circuit 3 is logic "1'l", the clock signal 101-1 on the first system side is selected and also the output 30 of circuit 3
0 is logic l1On, the clock signal 101-2 on the second system side is selected).
マスタクロック発生回路５は、供給された前記クロック
信号全内部の位相同期発振器ＰＬＯ５１に加えこれ全位
相ロックする。この位相同期発振器ＰＬＯ５１の出力は
メイミング発生器５２で整形され ＩＩ Ｉ ＩＩ 、
Ｒ□″の論理ノベル？有するマスタクロツタ信号として
ライン５００盆介して系内に分配されるとともに、また
同期検出回路２−１．２−２およびクロック選択制御回
路３にも供給される。The master clock generation circuit 5 locks the phase of all of the supplied clock signals in addition to the internal phase synchronized oscillator PLO51. The output of this phase-locked oscillator PLO51 is shaped by a mapping generator 52.
It is distributed within the system via the line 500 as a master clock signal having a logic level of R□'', and is also supplied to the synchronization detection circuit 2-1, 2-2 and the clock selection control circuit 3.
さて、正常の状態においては、こうして生成されたマス
タクロック信号５００と、第１システムおよび第２シス
テムから抽出されたクロック信号１０１−１，１０１−
２との間の位相関係は、第３図（５）に示すように設定
されている。Now, in a normal state, the master clock signal 500 generated in this way and the clock signals 101-1, 101- extracted from the first system and the second system
2 is set as shown in FIG. 3 (5).
すなわち、第１システムおよび第２システムから抽出さ
れたクロックづ信号１０１−１および１０１−２は互に
同位相になるように調整され、それに対してこの中の一
方（現在は第１システムのタロツク信号１０１−１と仮
定する）の供給全党け、それに基すいてＰＬＯ５１によ
シ生成されたマスタクロック信号５００ｆ’ｊ、、Ｆ！
ぼ９０度だけ位Ａ目が進み、マスタクロック信号５００
の立ち立シ前縁は、クロック信号１０１−１および１０
１−２の”０″レベルのほぼ中央に位置するように設定
されている。That is, the clock signals 101-1 and 101-2 extracted from the first system and the second system are adjusted to be in phase with each other, whereas the clock signals 101-1 and 101-2 extracted from the first system and the second system are adjusted so that they are in phase with each other. The master clock signals 500f'j, .
The A eye advances by approximately 90 degrees, and the master clock signal is 500.
The rising leading edge of clock signals 101-1 and 10
It is set to be located approximately in the center of the "0" level of 1-2.
このような位相関係を有する信号１０１−１と信号５０
０とが同期検出回路２−１に供給されるが、回路２−１
の内部においては、この両者はＤタイプクリップフロッ
プで構成される位相比較器２１のＤ端子およびタロツク
端子（Ｃ端子）Ｋそれぞれ供給され、この結果、比較器
２１の出力側信号２１０は１ＩＯＩルベルに保持される
（第３図（５）の信号２１０参照）。Signal 101-1 and signal 50 having such a phase relationship
0 is supplied to the synchronization detection circuit 2-1, but the circuit 2-1
Internally, both are supplied to the D terminal and the tarlock terminal (C terminal) K of a phase comparator 21 constituted by a D-type clip-flop, and as a result, the output side signal 210 of the comparator 21 becomes 1IOI level. is held (see signal 210 in FIG. 3(5)).
この出力信号２１０は、位相一致検出用カウ／り２２に
供給される。このカウンタ２２は、供給されるクロック
信号５００の予め定めた個数に個以上にわたって、信号
２１０が連続してｌＩＯ″レベルを保つと一定時間論理
レベル”０″全ライン２２０ ｆｆｉ介して出力し再び
最初から数え始めるようなカウンタである。前述の比較
器２１の出力２１０ と、この出力２２０ とはノアゲ
ー）２３Ｖｃ加えられ、この結果、上述のような状態が
マスククロック信号５００のに個分以上の期間連続する
と、ノアゲート２３の出力２３０は論理Ｖペル一定時間
゛′１“となり、フリップフロップで構成されている保
持回路２４全リセツトしてこの出力２４０を論理レベル
ｎｏＩ＋とする。This output signal 210 is supplied to the phase coincidence detection counter 22. This counter 22 outputs a logic level "0" through all lines 220 ffi for a certain period of time when the signal 210 continuously maintains the lIO" level for a predetermined number of supplied clock signals 500 or more. The output 210 of the comparator 21 mentioned above and the output 220 of the comparator 21 are applied with 23Vc, and as a result, the above-mentioned state is maintained for a period of more than one mask clock signal 500. Continuing, the output 230 of the NOR gate 23 becomes a logic V-pel constant time ``'1'', and the holding circuit 24 composed of flip-flops is completely reset and the output 240 becomes the logic level noI+.
これはさらにフリップフロップ２５においてマスククロ
ック信号５００によりラメチされて、その出力２５０−
１に論理レベル″ｏ’ｒ出力し、これ全タロツク選択制
御回路３に供給する。This is further laminated by a masked clock signal 500 in flip-flop 25 and its output 250-
The logic level "o'r" is output to 1 and is supplied to the all tarlock selection control circuit 3.
以上と全く同じ処理が、第２システムにおいても行なわ
れ、第２７ステムの同期検出回路２−２の出力２５０−
２に論理レベル″Ｏ１′が出力され、クロック選択制御
回路３に供給される。Exactly the same process as above is performed in the second system, and the output 250- of the synchronization detection circuit 2-2 of the 27th stem is
A logic level "O1" is outputted to the clock selection control circuit 3.
以上のようにして、システムが正常状態にあって、生成
されたマスタクロック信号５００と、各システムの抽出
されたクロック信号１０１−１゜１０１−２との位相関
係が第３図へ）に示したような予め設定された相互関係
にある場＆ｌ／Ｃは、各システムの同期検出回路２−１
．２−２はその出力２５０−１，２５０−２にそれぞれ
１．都連ノベル１０″全出力して正常同期状態にあるこ
と全表示し、これ全タロツク選択制御回路３に供給して
いる。As described above, when the system is in a normal state, the phase relationship between the generated master clock signal 500 and the extracted clock signals 101-1 and 101-2 of each system is shown in FIG. Fields &l/C having such a preset mutual relationship are detected by the synchronization detection circuit 2-1 of each system.
．． 2-2 has 1. The Toren Novel 10'' is fully output to indicate that it is in a normal synchronized state, and this is supplied to the total tarokk selection control circuit 3.
制御回路３は、このように両システムがともに正常同期
状態である場合（両方の入力がともに論理Ｖベル″０″
の場合）には、論理レベル！１１″全ライン３００全介
して出力し、第１システム側金選択している。（勿論第
２システム側全選択しても構まないのは云うまでもない
）
こうして、正常動作状態においては、＠ｌシステムから
クロック抽出回路１−１で抽出されたクロック信号１０
１−１がｇＪ替副回路４全介てマスタクロック発生回路
５０位相同期発振器ＰＬＯ５１に供給され、これ全基準
にして虫取されたマスククロック５００が同期検出回路
２−１および２−２に供給され、各同期検出回路２−１
．２−２はとも同期状態全検出して論理レベルｎ Ｏｎ
２クロック選択制御回路３に供給し、これによシ回路
３は第１システム側全選択し正常動作全継続している。In this way, when both systems are in a normal synchronous state (both inputs are at the logic V level "0"), the control circuit 3
) at the logical level! 11" is output through all 300 lines, and the first system side selects the gold.(Of course, it goes without saying that all the second system side may be selected.) In this way, under normal operating conditions, Clock signal 10 extracted from @l system by clock extraction circuit 1-1
1-1 is supplied to the master clock generation circuit 50 and the phase synchronized oscillator PLO51 through all the gJ replacement subcircuits 4, and the mask clock 500, which has been filtered out based on all of these, is supplied to the synchronization detection circuits 2-1 and 2-2. , each synchronization detection circuit 2-1
．． 2-2 detects all synchronization states and turns logic level n On
2 clocks are supplied to the selection control circuit 3, whereby the circuit 3 fully selects the first system side and continues its normal operation.
さて、このような正常動作が行なわれているときに、何
等かの原因により現在選択されている第１システム側の
伝送信号１００−１が消失したとする。Now, suppose that the currently selected transmission signal 100-1 on the first system side disappears for some reason while such normal operation is being performed.
前述のように％クロック抽出回路１−１の中には比較的
Ｑの高い選択度（Ｑｅ）合宿する共逗回号が消失しても
この共振回路は自己の共振周波数で減衰振動全行なうの
で、抽出されたクロック信号１０１−１が直ちに消失す
ることはないが、その共振周波数が一般には、今までド
ライブしていた伝送信号のクロック周波数とは多少異な
るため、伝送信号消失後のクロック信号１ｏｉ−ｉの位
４４１は伝送信号消失前の同じクロック信号の位相から
、このＱｅに関係する速さでずれてゆく。As mentioned above, the % clock extraction circuit 1-1 has a relatively high selectivity (Qe), so even if the resonant signal to be accommodated disappears, this resonant circuit performs all damped oscillations at its own resonant frequency. , the extracted clock signal 101-1 does not disappear immediately, but its resonant frequency is generally somewhat different from the clock frequency of the transmission signal that was being driven until now, so the clock signal 1oi after the transmission signal disappears. The -i digit 441 deviates from the phase of the same clock signal before the transmission signal disappears at a speed related to this Qe.
一方、マスタクロツタ信号５００も、この位相のずれて
ゆくクロック信号１０１−１の位相全基準として生成さ
れる信号であるため、この基準信号の位相がずれるとそ
れに対応して位相がずれるが、位相同期発振器ＰＬＯ５
１のループバンド幅で定まる等測的なＱ ｐ ′ｆｃｓ
抽出回路１に含まれる共振回路のＱＣＶｃ収べて遥かに
大きく選んでおくことＫよシ、クロック信号１０１−１
の位相のずれの速さに比して、マスタクロツタ信号５０
０の位相のずれの速さを充分小さくなるように設定する
ことができる。On the other hand, the master clock signal 500 is also a signal generated as a reference for all the phases of the clock signal 101-1 whose phase is shifted, so when the phase of this reference signal shifts, the phase shifts accordingly, but the phase synchronization Oscillator PLO5
Isometric Q p ′fcs determined by a loop bandwidth of 1
The QCVc of the resonant circuit included in the extraction circuit 1 should be selected to be much larger than that of the clock signal 101-1.
Compared to the speed of the phase shift of the master clock signal 50
The speed of the zero phase shift can be set to be sufficiently small.
こうすると、第１システムの伝送信号が消失してからあ
る時間がたった時点では、例えば第３図（Ｂｌに示すよ
うに、第２システムから抽出されたクロック信号１０１
−２は以前からの正常な位相を保持し、これに対して第
１システムからのクロック信号１０１−１１は、もとの
正しｈ位相に対して１８０度近く位相がおくれた場合、
これを基準にして作られたマスタクロック信号５００は
、もとの正しい位相に対してその数分の１程度（図では
約３分の１の６０度程庭）位相遅れにとどめる様調整す
る事が出来る。In this way, at a certain point in time after the transmission signal of the first system disappears, the clock signal 101 extracted from the second system, as shown in FIG.
-2 maintains the previous normal phase, whereas the clock signal 101-11 from the first system has a phase lag of nearly 180 degrees with respect to the original correct h phase.
The master clock signal 500 created based on this is adjusted so that the phase lag is kept to a fraction of the original correct phase (in the figure, about one-third, about 60 degrees). I can do it.
このように、伝送信号が消失した第１クステムから抽出
したクロック信号１０１−１の位相が、正常状態から急
に変化すると、これ全基準にして生成されたマスタクロ
ック信号５０００位相変化は、前述のよりなＱの違いに
よシ、これに追従できず。In this way, when the phase of the clock signal 101-1 extracted from the first system in which the transmission signal has disappeared suddenly changes from the normal state, the phase change of the master clock signal 5000 generated based on all of this will be as described above. Due to the large difference in Q, I was unable to follow this.
両者の相対的な位相差が変化することになる。The relative phase difference between the two will change.
この変化の結果、マスタクロツタ信号５００の立ち上り
前縁が、同期検出回路２−１の位相比較器２１において
、クロック信号１０１−１の論理レベル“１″の部分を
サンプルする状態にまで変化すると（第３図（Ｉ３）参
照）、この比較器２１の出力２１０は、以前の論理レベ
ルｎ Ｏ＋＋の状態から論理レベル”１″の状態に反転
し、これは保持回路２４の出力２４０乞″１″にラッチ
し、さらに、マスククロック５００の立ち上り前縁にお
いて、フリップ７０ツブ２４？” １″にセントし、こ
れ全ライン２５０−１に介してクロック選択制御回路３
に供給する。かくして、同期検出回路２ ｉは、第１シ
ステム側に同期異常が起ったこと金、出力２５０−１の
論理ｖへｔｖ” ｌ ” ＶＣＬツテク０ ツク選択制
御回路３に通報する。As a result of this change, the rising leading edge of the master clock signal 500 changes to a state where the phase comparator 21 of the synchronization detection circuit 2-1 samples the logical level "1" portion of the clock signal 101-1 (the first 3 (I3)), the output 210 of this comparator 21 is inverted from the previous state of logic level n O++ to the state of logic level "1", which is inverted to the output 240 of the holding circuit 24 "1". latches, and furthermore, at the leading edge of the rising edge of the mask clock 500, the flip 70 knob 24? "1" and connects it to the clock selection control circuit 3 through all lines 250-1.
supply to. Thus, the synchronization detection circuit 2i notifies the tv"l"VCL selection control circuit 3 of the occurrence of a synchronization abnormality on the first system side to the logic v of the output 250-1.
一方、第２７ステム側の同期検出回路２−２においては
、伝送信号から抽出されたクロック信号１０ｌ−２ｉ’
！以前からの正しい位相全保持し、これに対してマスタ
クロック信号５００の位相の変化は、前述のように、第
１システム側のクロック信号１０１−１の位相変化に比
して小さく、第１システム側の論理レベル″Ｏ″からｌ
′１″への反転が起った時点においても、第２システム
側の位相比１説器２１においては、マスタクロックＭ
号５００の立ち立シ前縁は依然としてクロック信号１０
１−２（７）”０ルベルをサンプルしく第３図回参照）
、第２システム側においては第１システム側のような反
転が起らない。On the other hand, in the synchronization detection circuit 2-2 on the 27th stem side, the clock signal 10l-2i' extracted from the transmission signal is
! All the correct phases from before are maintained, and on the other hand, the change in the phase of the master clock signal 500 is small compared to the phase change of the clock signal 101-1 on the first system side, as described above. side logic level “O” to l
Even at the time when the inversion to '1'' occurs, the master clock M
The leading edge of clock signal 500 is still clock signal 10.
1-2 (7) “Refer to Figure 3 for a sample of 0 level)”
, no reversal occurs on the second system side as in the first system side.
この結果、クロック選択制御回路３は％第１システムの
同期検出回路２−１の出力２５０−１からは異常状態（
論理レベル″１１′）の通報全党け。As a result, the clock selection control circuit 3 is in an abnormal state (
Report all parties at logical level ``11'').
第２システムの同期検出回路２−２の出力２５０−２か
らは正常状態（論理ノベル″０″）の通報を受けること
になる。A notification of the normal state (logical novel "0") is received from the output 250-2 of the synchronization detection circuit 2-2 of the second system.
これによ多制御回路３は、第２システム側のクロック信
号１Ｏｉ−２に選択するように、その出力を論理レベル
ｎｌｎから０″に切替え、クロック切替回路４が第２シ
ステム側のタロツク信号１０１−２’ｒマスタクロック
発生回路５に供給するように制御する。Accordingly, the multicontrol circuit 3 switches its output from logic level nln to 0'' so as to select the clock signal 101 on the second system side, and the clock switching circuit 4 selects the clock signal 101 on the second system side. -2'r The signal is controlled to be supplied to the master clock generation circuit 5.
かくして、位相同期発振器ＰＬＯ５１はこの供給された
新らしい基準信号に位相同期され、その結果マスククロ
ツタ信号５００は再び最初の位相同期状態全回復する。Thus, the phase-locked oscillator PLO51 is phase-locked to this new supplied reference signal, so that the mask clock signal 500 is again fully restored to its initial phase-locked state.
以上のように、本実施例によると、各システムのタロツ
ク抽出回路ｌの中に含まれるクロック成分抽出用の共振
回路のＱｅに対して、マスタクロツタ発生回路５の中に
含まれる位相同期発振器ＰＬ０５１の等何曲なＱｐｆｆ
ｉ充分高く選び、例えば、基準にしている側の伝送信号
の消失等の異常事態が発生した場合、消失側のクロック
抽出回路１のクロック信号の位相変化の速さにくらべ、
このクロック信号全基準にして位相同期された発振器Ｐ
ＬＯ５１から生成されるマスタクロック信号の位相変化
の速さを充分遅くなるようにして、この結果おこる両者
の位相差が特定のスレシホールド値を越えることにより
基準信号の異常金萩出し１位相差に異常全検出されない
もう一方の側に基準信号全切替える。As described above, according to this embodiment, the phase synchronized oscillator PL051 included in the master clock generation circuit 5 is How many songs Qpff
For example, if an abnormal situation occurs such as loss of the transmission signal on the reference side, compared to the speed of the phase change of the clock signal of the clock extraction circuit 1 on the loss side,
The oscillator P is phase-synchronized with respect to this clock signal.
By making the speed of phase change of the master clock signal generated from LO51 sufficiently slow, the resulting phase difference between the two exceeds a specific threshold value, and the abnormal phase difference of the reference signal is detected. If the abnormality is not detected at all, switch the reference signal to the other side.
これによって、このような異常事態発生時のマスタクロ
ック信号の位相の動揺全最小限に抑えようとするもので
ある。This is intended to minimize the total fluctuation in the phase of the master clock signal when such an abnormal situation occurs.
なお、上述の実施例においてはマスタクロック発生回路
５の中にＰＬＯ５１全用い、これによるフライホール作
用全利用したが、このかわ力に例えば水晶フィルタ等の
高いＱ’ｒもつ共振回路音用いることもできる。In the above embodiment, the entire PLO 51 is used in the master clock generation circuit 5, and the flyhole effect thereof is fully utilized, but the sound of a resonant circuit with a high Q'r such as a crystal filter may also be used for this purpose. can.
また、本実施例においては、第１システムと第２システ
ムの２システムだけの場合について説明したが、システ
ム数がさらに多い場合にも同様に行なうことができる。Further, in this embodiment, the case where there are only two systems, the first system and the second system, has been described, but the same procedure can be performed even when there are a larger number of systems.
この場合、クロック選択制御回路とクロック切替回路と
は、同期検出回路が異常状態の通報をしていないシステ
ムのクロック抽出回路からのクロック信号上、予め定め
た優先順位に従って切替え選択し、基準信号としてマス
タクロック発生回路に供給するようにすればよい。In this case, the clock selection control circuit and the clock switching circuit switch and select the clock signal from the clock extraction circuit of the system in which the synchronization detection circuit has not reported an abnormal state according to a predetermined priority order, and use it as a reference signal. What is necessary is to supply it to the master clock generation circuit.
また、各システムの伝送信号のタロツク周波数とマスタ
クロック信号の周波数とに、それぞれが同期している必
要はあるが、必らずしも同一周波数である必要はない。Further, although the tarock frequency of the transmission signal of each system and the frequency of the master clock signal need to be synchronized with each other, they do not necessarily have to be the same frequency.
この場合でもほぼ同様に実施できる。In this case as well, it can be implemented in almost the same way.
また、上記実施例に用いた同期検出回路２は一回特例？
示したもので本発明はこれに限定されるものではない。Also, is the synchronization detection circuit 2 used in the above embodiment a one-time exception?
Although shown, the present invention is not limited thereto.
さらにまた、以上の実施１・りにおいては同期抽出回路
１は伝送信号全入力するとしたが、勿論対応するシステ
ムのクロック信号が得られる場合にはこれ金層いてもよ
い。Furthermore, in the first embodiment described above, the synchronization extraction circuit 1 is assumed to receive all the transmission signals, but of course, if the clock signal of the corresponding system can be obtained, this may be used.
以上述べたように本発明によると、抽出された複数のク
ロック信号の中から正常なりロック信号全選択し、これ
全基準としてマスタクロック信号全生成し、もし基準と
したクロック信号の位相が生成されたマスタクロック信
号の位相に対し予め定めたスレシホールド値以上に変化
するとこれを検出し、このような位相変化奮起していな
いクロック信号全祈らしく基準とするように切替える。As described above, according to the present invention, all normal lock signals are selected from a plurality of extracted clock signals, and all master clock signals are generated as a reference, and if the phase of the reference clock signal is not generated. When the phase of the master clock signal changes by more than a predetermined threshold value, this is detected, and the clock signal that does not undergo such a phase change is switched to be used as a reference.
本発明において鉱、基準となるクロック信号全抽出する
ための共振回路のＱに対して、マスタクロック信号全生
成するための回路のＱ ７．充分高く選ぶことによって
、基準としたクロック信号の位相に異常が生じた場合に
、生成されたマスククロツタ信号にその影響が著るしく
現われる前にこれ全検出して新らしい基準クロック信号
に切替え、こうして異常の発生に対してもマスククロッ
ク信号に与える位相の動揺が最小になるように保持され
る。In the present invention, in contrast to the Q of the resonant circuit for extracting all the reference clock signals, the Q of the circuit for generating all the master clock signals 7. By selecting a sufficiently high value, if an abnormality occurs in the phase of the reference clock signal, this can be completely detected and switched to a new reference clock signal before the effect becomes noticeable on the generated masked clock signal. Even when an abnormality occurs, the phase fluctuation applied to the mask clock signal is maintained to be minimized.
これによシ信頼性の高い安定なマスタクロック信号を供
給するクロック信号選択方式全提供できる。This makes it possible to provide a complete clock signal selection system that provides a highly reliable and stable master clock signal.
第１図はデジタル伝送方式の有線区間とデジタル伝送方
式の無線区間の接続点全説明するためのブロック図、第
２図は本発明の一実施例を示すプロッタ図、第３図四は
本実施例の正常状態金示すタイムチャートおよび第３図
（Ｂ）は本実施例の異常状態における動作を示すタイム
チャートである。
図において、
１−１．１−２・・・・・・クロック抽出回路、２−１
゜２−２・・・・・・同期検出回路、３・・・・・・ク
ロック選択制御回路、４・・・・−・クロック切替回路
、５・・・・・・マスタクロック発生回路、２１・・・
・・・位相比奴器、２２・・・・・・位相一致検出用カ
ウンタ、２３・・・・・・ノアゲート。
２４・・・・・・保持回路、２５・・・・・・フリップ
フロップ、４１・・・・・・イ／ハータ／バッファ、４
２，４３゜４４・・・・・・ノアゲート、５１・・・・
・・位相同期発振器（ＰＬＯ）、５２・・・・・・タイ
ミング発生器。Fig. 1 is a block diagram for explaining all the connection points between the wired section of the digital transmission method and the wireless section of the digital transmission method, Fig. 2 is a plotter diagram showing one embodiment of the present invention, and Fig. 3 and 4 are the actual implementations. A time chart showing the normal state of the example and FIG. 3(B) are a time chart showing the operation in the abnormal state of this embodiment. In the figure, 1-1.1-2... Clock extraction circuit, 2-1
゜2-2...Synchronization detection circuit, 3...Clock selection control circuit, 4...Clock switching circuit, 5...Master clock generation circuit, 21 ...
... Phase ratio slave, 22 ... Phase coincidence detection counter, 23 ... Noah gate. 24...Holding circuit, 25...Flip-flop, 41...I/harter/buffer, 4
2,43゜44... Noah Gate, 51...
...Phase-locked oscillator (PLO), 52...Timing generator.
Claims (1)
デジタル伝送信号またはクロック信号に応答する特定の
尖鋭度を有する共振回路を備えた複数のクロック信号抽
出手段と、前記複数のクロック信号抽出手段の出力の中
から選択された一つの出力に応答し、前記共振回路よシ
も尖鋭度の高い共振回路金偏えた主クロツク信号生成手
段と、前記主クロツク信号生成手段の出力の位相と前記
各クロック信号抽出手段の出力の位相と全比較して位相
同期状態全検出する位相同期検出手段と、前記位相同期
検出手段の出力により前記主クロツク信号生成手段に供
給する前記クロック信号抽出手段の出力を選択する選択
手段と含有することを特徴とするクロック信号選択方式
。In the multi-system signal synchronization method of digital transmission method,
a plurality of clock signal extraction means comprising a resonant circuit having a specific sharpness responsive to a digital transmission signal or a clock signal; and responsive to one output selected from the outputs of the plurality of clock signal extraction means; A resonant circuit with a higher sharpness than the resonant circuit has a biased main clock signal generating means, and the phase of the output of the main clock signal generating means is completely compared with the phase of the output of each of the clock signal extracting means to achieve phase synchronization. A clock signal selection device comprising phase synchronization detection means for detecting all states, and selection means for selecting an output of the clock signal extraction means to be supplied to the main clock signal generation means based on the output of the phase synchronization detection means. method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175451A JPS6066539A (en) | 1983-09-22 | 1983-09-22 | Clock signal selecting system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58175451A JPS6066539A (en) | 1983-09-22 | 1983-09-22 | Clock signal selecting system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6066539A true JPS6066539A (en) | 1985-04-16 |
Family
ID=15996300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58175451A Pending JPS6066539A (en) | 1983-09-22 | 1983-09-22 | Clock signal selecting system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6066539A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2427327A (en) * | 2005-04-27 | 2006-12-20 | Agere Systems Inc | Line-Timing in Packet-Based Networks |
-
1983
- 1983-09-22 JP JP58175451A patent/JPS6066539A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2427327A (en) * | 2005-04-27 | 2006-12-20 | Agere Systems Inc | Line-Timing in Packet-Based Networks |
| US7539200B2 (en) | 2005-04-27 | 2009-05-26 | Agere Systems Inc. | Line-timing in packet-based networks |
| GB2427327B (en) * | 2005-04-27 | 2011-07-06 | Agere Systems Inc | Line-timing in packet-based networks |
| US8213436B2 (en) | 2005-04-27 | 2012-07-03 | Agere Systems Inc. | Line-timing in packet-based networks |
| US8774197B2 (en) | 2005-04-27 | 2014-07-08 | Agere Systems Llc | Line-timing in packet-based networks |
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