JPS6063966A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置lr′!jに絶縁ゲート型集積回路
装置(MO8IC)の製造方法に関するものである。
装置(MO8IC)の製造方法に関するものである。
集積度の高いMO8ICの製造において、フィールド絶
縁層下の半導体表面の反転層(チャンネル層)を防止す
るためのチャンネルストッパー領域とMOSFETのソ
ース、ドレイン領域とは互いに自己整合された状態で形
成することが要求される。
縁層下の半導体表面の反転層(チャンネル層)を防止す
るためのチャンネルストッパー領域とMOSFETのソ
ース、ドレイン領域とは互いに自己整合された状態で形
成することが要求される。
フィールド絶縁層が比較的厚い場合、フィールド絶縁層
上を走る配線層に加わる電位が半導体表面へ与える影響
は小さい。このため、チャンネルストッパー領域の不純
物濃度は比較的小さくて良く、従ってノース・ドレイン
領域がチャンネルストッパー領域と接していてもソース
・ドレイン領域の耐圧がそれほど低下しない。
上を走る配線層に加わる電位が半導体表面へ与える影響
は小さい。このため、チャンネルストッパー領域の不純
物濃度は比較的小さくて良く、従ってノース・ドレイン
領域がチャンネルストッパー領域と接していてもソース
・ドレイン領域の耐圧がそれほど低下しない。
一方フイールド絶縁層が薄くなると、配線層による半導
体表面への影響が太き(なるため、チャンネルストッパ
ー領域の不純物濃度を高める必要がある。しかしこの場
合、ソース・ドレイン領域がチャンネルストッパー領域
に接するとソース、ドレインの耐圧低下をまねく。この
ためチャンネルストッパー領域とソース・ドレイン領域
とを互いに充分離間して形成する必要があるが、マスク
合せ時の誤差を考慮すると、充分余裕を見る必要があり
集積度を高める上で障害となる。
体表面への影響が太き(なるため、チャンネルストッパ
ー領域の不純物濃度を高める必要がある。しかしこの場
合、ソース・ドレイン領域がチャンネルストッパー領域
に接するとソース、ドレインの耐圧低下をまねく。この
ためチャンネルストッパー領域とソース・ドレイン領域
とを互いに充分離間して形成する必要があるが、マスク
合せ時の誤差を考慮すると、充分余裕を見る必要があり
集積度を高める上で障害となる。
本発明の一つの目的は、チャンネルストッパー領域とソ
ース・ドレイン領域を互いに自己整合された絶縁ゲート
型半導体装置の製造方法を提供することである。
ース・ドレイン領域を互いに自己整合された絶縁ゲート
型半導体装置の製造方法を提供することである。
さらに高集積化のためには、配線層の段切れや短絡を防
止するため、極力平坦な配線層形成を用意することが必
要である。
止するため、極力平坦な配線層形成を用意することが必
要である。
従って、本発明の他の目的は改善された電極、配置34
1tJ造の製造方法を提供することである。
1tJ造の製造方法を提供することである。
上Me目的を達成するために本発明は、半導体基板表面
に開孔な有する絶縁膜を形成し、この絶縁膜の開孔内に
エピタキシャル成長層を形成し、さらにこのエピタキシ
ャル成長層内にこのエピタキシャル層とは異なる導電型
の半導体領域を形成することを特徴とするものである。
に開孔な有する絶縁膜を形成し、この絶縁膜の開孔内に
エピタキシャル成長層を形成し、さらにこのエピタキシ
ャル成長層内にこのエピタキシャル層とは異なる導電型
の半導体領域を形成することを特徴とするものである。
なお、エピタキシャル層内にトランジスタを形成する技
術は、馬場玄式著:最新・電子デバイス事典(昭和51
年3月20日発行)のp、146に示されている。
術は、馬場玄式著:最新・電子デバイス事典(昭和51
年3月20日発行)のp、146に示されている。
以下本発明の実施例を図面を参照して詳細に説明する。
〔実施例1〕
第1a図に示すように比抵抗約10〜200cmのP型
(100)シリコン結晶基板1を用意し、その表面を熱
酸化して500〜1oooX程度のシリコン酸化膜2を
形成し、その上にモノシランの熱分解によっ又ポリシリ
コン層3を4000〜5oooi程度の厚さにデポジッ
トする。。
(100)シリコン結晶基板1を用意し、その表面を熱
酸化して500〜1oooX程度のシリコン酸化膜2を
形成し、その上にモノシランの熱分解によっ又ポリシリ
コン層3を4000〜5oooi程度の厚さにデポジッ
トする。。
次に第1b図に示すよ51Cポリシリコン層3上に10
00^程度のシリコン窒化膜4をデボジノトシホトレジ
スト膜5をマスクとしてプラズマエッチによってシリコ
ン窒化膜4を選択的に除去する。ホトレジスト膜5を残
した状態で、ボロンイオンを打込み、ホトレジスト膜5
で覆われていないポリシリコン層3及びSin、層2を
貫通させ基板表面にボロンドープ層6を選択的に形成す
る。
00^程度のシリコン窒化膜4をデボジノトシホトレジ
スト膜5をマスクとしてプラズマエッチによってシリコ
ン窒化膜4を選択的に除去する。ホトレジスト膜5を残
した状態で、ボロンイオンを打込み、ホトレジスト膜5
で覆われていないポリシリコン層3及びSin、層2を
貫通させ基板表面にボロンドープ層6を選択的に形成す
る。
打込んだボロンの濃度は約7 X 1012cm−”で
ある。このボロン打込み層は後の熱処理によっ℃活性化
され、N型表面反転層の発生を防止する忙充分な比抵抗
のP型領域(チャンネルストッパー)となる。
ある。このボロン打込み層は後の熱処理によっ℃活性化
され、N型表面反転層の発生を防止する忙充分な比抵抗
のP型領域(チャンネルストッパー)となる。
ホトレジスト膜5を除去後、半導体基板を酸化性雰囲気
中で加熱し、窒化膜4で覆われていないポリシリコン層
を選択的に酸化して第1c図に示すように厚いシリコン
酸化膜(フィールド酸化膜)7を形成する。ポリシリコ
ンは酸化されることによって厚さが約2倍となるため酸
化膜7の厚さは約5000〜1.000OAとなる。窒
化膜4に覆われた部分のポリシリコン層3けそのまま酸
化されないで残留する。
中で加熱し、窒化膜4で覆われていないポリシリコン層
を選択的に酸化して第1c図に示すように厚いシリコン
酸化膜(フィールド酸化膜)7を形成する。ポリシリコ
ンは酸化されることによって厚さが約2倍となるため酸
化膜7の厚さは約5000〜1.000OAとなる。窒
化膜4に覆われた部分のポリシリコン層3けそのまま酸
化されないで残留する。
次にプラズマエッチ法によって又は熱燐酸で窒化膜4を
、ぞし、て弗酸と硝酸を含むエッチ液によって残留スる
シリコン層3をエッチし、さらに弗酸及びNll4Fを
含むエッチ液で厚いSin、膜7で覆わAしていない部
分の薄いSin、膜を除去する。
、ぞし、て弗酸と硝酸を含むエッチ液によって残留スる
シリコン層3をエッチし、さらに弗酸及びNll4Fを
含むエッチ液で厚いSin、膜7で覆わAしていない部
分の薄いSin、膜を除去する。
この窒化膜及びポリシリコン除去時、S i O,膜は
そのまま残り、第1d図に示すように開孔8を形成する
。このようにして得られた開孔8の側壁140位INと
チャンネルストッパ領域60位置は互い罠整合された関
係で位置づけられている。
そのまま残り、第1d図に示すように開孔8を形成する
。このようにして得られた開孔8の側壁140位INと
チャンネルストッパ領域60位置は互い罠整合された関
係で位置づけられている。
次に第1e図に示すように開孔8内に10〜20Ωcm
程度の比抵抗を有するP型シリコン単結晶領域9を、S
in、膜7の上面レベルとはV等しいレベルにまで選択
的にエピタキシャル成長させる。この選択エピタキシャ
ル成長は例えばUSP3,425,879 K記載され
た方法によって形成され全・ このようにして得られた半導体基板を酸化性雰囲気中で
加熱し、エピタキシャル層9上にioo。
程度の比抵抗を有するP型シリコン単結晶領域9を、S
in、膜7の上面レベルとはV等しいレベルにまで選択
的にエピタキシャル成長させる。この選択エピタキシャ
ル成長は例えばUSP3,425,879 K記載され
た方法によって形成され全・ このようにして得られた半導体基板を酸化性雰囲気中で
加熱し、エピタキシャル層9上にioo。
Aの清浄な5102膜を形成し、その上にポリシリコン
層を3000〜4000 A程度のHさにデポジットす
る。そしてこのポリシリコン層及びS r Of、膜を
選択的にエッチ除去することになっ又、第1f図に示す
ようにゲート電極となるポリシリコン層11及びゲート
酸化膜10が得られる。このポリシリコン層11は第2
a図及びこのmA−用A断面図を示す第3a図に図示さ
れるように厚い5102膜7上に延長している。厚いS
10.膜上のポリシリコン層はゲート電極層11の他、
他の表面部分にも残留させ、第2a図及び第3a図に示
すように例えば配線層19として用いても良い。
層を3000〜4000 A程度のHさにデポジットす
る。そしてこのポリシリコン層及びS r Of、膜を
選択的にエッチ除去することになっ又、第1f図に示す
ようにゲート電極となるポリシリコン層11及びゲート
酸化膜10が得られる。このポリシリコン層11は第2
a図及びこのmA−用A断面図を示す第3a図に図示さ
れるように厚い5102膜7上に延長している。厚いS
10.膜上のポリシリコン層はゲート電極層11の他、
他の表面部分にも残留させ、第2a図及び第3a図に示
すように例えば配線層19として用いても良い。
このようにして得られた半導体基板を加熱しその上にリ
ンガラス層をデポジットすることによって、第1g図に
示すように厚いSin、膜7及びゲート酸化膜10がマ
スクとなって、露出しているエピタキシャル層表面に選
択的に浅いN型のソース及びドレインとなる領域12.
13が形成される。このソース・ドレイン領域の拡散と
同時に、ゲートポリシリコン層】l及びポリシリコン配
線)Fj19にもリンがドープされポリシリコン層の導
電度が高められる。
ンガラス層をデポジットすることによって、第1g図に
示すように厚いSin、膜7及びゲート酸化膜10がマ
スクとなって、露出しているエピタキシャル層表面に選
択的に浅いN型のソース及びドレインとなる領域12.
13が形成される。このソース・ドレイン領域の拡散と
同時に、ゲートポリシリコン層】l及びポリシリコン配
線)Fj19にもリンがドープされポリシリコン層の導
電度が高められる。
上記N型領域12,13とP型エピタキシャル領域9と
の間に形成されるPN接合20.21の端縁部はゲート
酸化膜10の下に位置する部分を除き、それぞれJ4い
Sin、膜7の側縁部14で終端する。このPN接合の
終端部が、比較的高濃度にドープされたP型チャンネル
ストッパー領域6から離間した位置匠あるため、このP
N接合の逆方向電圧が印加された時の耐圧の低下が防止
できる。しかしこの実施例ではフィールドSin、膜7
は厚く形成されているため、この上にあるゲート電極や
、配線層に加えられる電圧による影響は小さい。従がっ
てチャンネルストッパー領域6の不純物濃度をそれほど
高める必要がなく、このため例えソース・ドレイン領域
12.13が、チャンネルストッパー領域6に接したと
しても、PN接合20.21の耐圧低下は少ない。
の間に形成されるPN接合20.21の端縁部はゲート
酸化膜10の下に位置する部分を除き、それぞれJ4い
Sin、膜7の側縁部14で終端する。このPN接合の
終端部が、比較的高濃度にドープされたP型チャンネル
ストッパー領域6から離間した位置匠あるため、このP
N接合の逆方向電圧が印加された時の耐圧の低下が防止
できる。しかしこの実施例ではフィールドSin、膜7
は厚く形成されているため、この上にあるゲート電極や
、配線層に加えられる電圧による影響は小さい。従がっ
てチャンネルストッパー領域6の不純物濃度をそれほど
高める必要がなく、このため例えソース・ドレイン領域
12.13が、チャンネルストッパー領域6に接したと
しても、PN接合20.21の耐圧低下は少ない。
上記リンガラスを除去(Washout)後半導体基板
上に、第1 +1図に示すようKPSG(フメスフォシ
リケートガラス、即ちP! Os / S i Ox
ガラス)をデポジットしてガラス被膜15を0.5〜1
μ程度に形成し、このガラス被膜15を選択的にエッチ
してソース・ドレイン領域12,13、及び厚い5in
2膜7上に位置するポリシリコン層11vc達する開孔
をそれぞれ形成[2、この開化を通して、第1 h図、
第2b図、第3b図に示すよ5K、7にミニラム配線層
16,17,18を形成する。
上に、第1 +1図に示すようKPSG(フメスフォシ
リケートガラス、即ちP! Os / S i Ox
ガラス)をデポジットしてガラス被膜15を0.5〜1
μ程度に形成し、このガラス被膜15を選択的にエッチ
してソース・ドレイン領域12,13、及び厚い5in
2膜7上に位置するポリシリコン層11vc達する開孔
をそれぞれ形成[2、この開化を通して、第1 h図、
第2b図、第3b図に示すよ5K、7にミニラム配線層
16,17,18を形成する。
ソース・ドレイン領域に対する開孔の位置は厚い510
2膜7の端縁部によって規定されるため、すなわちソー
ス・ドレイン領域とコンタクト形成用開孔12互いに自
己整合されているため、位置合せに必要な余裕度を小さ
くでき、この分だけ集積IJを」二げることかできる。
2膜7の端縁部によって規定されるため、すなわちソー
ス・ドレイン領域とコンタクト形成用開孔12互いに自
己整合されているため、位置合せに必要な余裕度を小さ
くでき、この分だけ集積IJを」二げることかできる。
さらに厚いSiO□膜7とエピタキシャル層9は平坦な
面を共有しているため、この上のアルミニウム配線層は
平坦に形成でき、従ってエツジ部での段切れや短絡の危
険性を最少にすることができる。
面を共有しているため、この上のアルミニウム配線層は
平坦に形成でき、従ってエツジ部での段切れや短絡の危
険性を最少にすることができる。
〔実施例2〕
実施例1と同様、第4a図に示すよ5KP形シリコン結
晶基板l上に500〜100OXの薄い熱酸化膜2を形
成し、その上にポリシリコン層3をデポジットする。実
施例1と異なり、ポリシリコン層3の厚さは200OA
程度に薄く形成される。
晶基板l上に500〜100OXの薄い熱酸化膜2を形
成し、その上にポリシリコン層3をデポジットする。実
施例1と異なり、ポリシリコン層3の厚さは200OA
程度に薄く形成される。
この上に100OA程度のシリコン窒化膜4、及び20
00人〜3oooX のシリコン酸化膜22をデポジッ
トし、ホトレジスト膜5をマスクとし℃、Sing膜2
2、及びSi3N、膜4を選択的にエッチする。実施例
1の第1b図においても、図示はしていないが、窒化膜
4はサイドエッチされ、窒化膜の拡がりはホトレジスト
膜5が覆う面積よりも小さく 11っているが、第4a
図では、Si、N、膜4をさらに過度にサイドエッチす
る。この状態ではホトレジスト膜5をマスクとしてボロ
ンイオンを、ポリシリコン層3及びS i 01膜2を
貫通してシリコン基板1表面に達する程度に打込み、高
濃度にボロンがドープされた領域6を形成する。
00人〜3oooX のシリコン酸化膜22をデポジッ
トし、ホトレジスト膜5をマスクとし℃、Sing膜2
2、及びSi3N、膜4を選択的にエッチする。実施例
1の第1b図においても、図示はしていないが、窒化膜
4はサイドエッチされ、窒化膜の拡がりはホトレジスト
膜5が覆う面積よりも小さく 11っているが、第4a
図では、Si、N、膜4をさらに過度にサイドエッチす
る。この状態ではホトレジスト膜5をマスクとしてボロ
ンイオンを、ポリシリコン層3及びS i 01膜2を
貫通してシリコン基板1表面に達する程度に打込み、高
濃度にボロンがドープされた領域6を形成する。
次にホトレジスト膜5.5102膜22を除去し、第4
b図に示すようcsi、N4膜4をマスクとして。
b図に示すようcsi、N4膜4をマスクとして。
ポリシリコン膜3を選択的に加熱酸化し、シリコン酸化
膜7を形成する。ポリシリコン膜3が薄いため、形成さ
れる5iOz膜7も4000A〜6000Aと比較的薄
い。
膜7を形成する。ポリシリコン膜3が薄いため、形成さ
れる5iOz膜7も4000A〜6000Aと比較的薄
い。
第1d図と同様と、残留するSi、N、膜4、ポリシリ
コン膜3及びその下のSin、膜2を除去して開孔8を
形成し、第4c図に示ずように開孔8内にP型シリコン
単結晶層9を、S10!膜7の上面レベルと同じ高さま
でエピタキシャル成長させる。
コン膜3及びその下のSin、膜2を除去して開孔8を
形成し、第4c図に示ずように開孔8内にP型シリコン
単結晶層9を、S10!膜7の上面レベルと同じ高さま
でエピタキシャル成長させる。
開孔8の側壁14とチャンネルス)7パ領域6の位置は
約5000〜8000 、A離間するよう配置されるが
、これは第4a図に示す工程において、Si、N。
約5000〜8000 、A離間するよう配置されるが
、これは第4a図に示す工程において、Si、N。
膜4のサイドエッチ量によって決定される。
その後実施例1と同様、第4d図に示すように5rOt
膜7及びゲート酸化膜10(Si02)をマスクとして
N型ソース・ドレイン領域12.13を形成し、さらに
その上にガラス層をデポジットし、アルミニウム配線層
を形成する。
膜7及びゲート酸化膜10(Si02)をマスクとして
N型ソース・ドレイン領域12.13を形成し、さらに
その上にガラス層をデポジットし、アルミニウム配線層
を形成する。
本実施例においては、Sin、膜7の厚さが薄いため、
ソース・ドレイン領域12.13はエピタキシャル層9
よりも深(拡散される可能性がある。
ソース・ドレイン領域12.13はエピタキシャル層9
よりも深(拡散される可能性がある。
この場合1) N接合20.21の端縁部はSin、膜
2の下側に達するが、高濃度にドープされたP型チャン
ネルストッパ領域6は開孔8の端縁部14より離間して
配置されているため、ソース・ドレイン領域12.13
は高濃度にドープされたP型領域6より離間して形成す
ることができる。
2の下側に達するが、高濃度にドープされたP型チャン
ネルストッパ領域6は開孔8の端縁部14より離間して
配置されているため、ソース・ドレイン領域12.13
は高濃度にドープされたP型領域6より離間して形成す
ることができる。
この実施例では、S10.膜7が比較的薄いため。
この上に形成されるポリシリコンゲート電極層や配線層
に加わる電位の影響を受けやす(、従って表面反転層が
誘起されるのを防止するため、チャンネルストッパー領
域60゛不純物濃度を高める必要がある。このため、ソ
ース・ドレイン領域12゜13が高濃度にドープされた
チャンネルストッパー領域6に接触することは、耐圧の
低下をまねき望ましくない。本実施例では耐圧低下防止
のため、チャンネルストッパー領域6が、開孔8の端縁
部14に対し、自己整合された状態で、充分離間して形
成できる。
に加わる電位の影響を受けやす(、従って表面反転層が
誘起されるのを防止するため、チャンネルストッパー領
域60゛不純物濃度を高める必要がある。このため、ソ
ース・ドレイン領域12゜13が高濃度にドープされた
チャンネルストッパー領域6に接触することは、耐圧の
低下をまねき望ましくない。本実施例では耐圧低下防止
のため、チャンネルストッパー領域6が、開孔8の端縁
部14に対し、自己整合された状態で、充分離間して形
成できる。
〔実施例3〕
第5a図に示すようにP型シリコン結晶基板1上に薄い
5102膜2を形成し、このSiO□膜2を通して基板
lの表面全面にボロンイオンをrl込みボロンドープ層
6を形成する。そし又第5b図に示すように810.膜
2を除去後、基板1を熱酸化することによって、または
Sin、をデポジットすることによって、基板10表面
全面VCS i O!膜23を1A程度の厚さに厚く形
成する。
5102膜2を形成し、このSiO□膜2を通して基板
lの表面全面にボロンイオンをrl込みボロンドープ層
6を形成する。そし又第5b図に示すように810.膜
2を除去後、基板1を熱酸化することによって、または
Sin、をデポジットすることによって、基板10表面
全面VCS i O!膜23を1A程度の厚さに厚く形
成する。
その後、実施例1と同様S10.膜23に開孔8を形成
しく第5c図)、開孔8内VcP型シリコン層9を選択
的にエピタキシャル成長しく第5d図)ソース・ドレイ
ン領域12.13を形成する(第5e゛図)。
しく第5c図)、開孔8内VcP型シリコン層9を選択
的にエピタキシャル成長しく第5d図)ソース・ドレイ
ン領域12.13を形成する(第5e゛図)。
本実施例では、チャンネルストッパー領域を形成するた
めのボロンイオン打込6は基板1の表面全面に対し行な
われるため、エピタキシャル層9と基板1との界面にも
比較的高濃度にボロンがドープされた層が形成される。
めのボロンイオン打込6は基板1の表面全面に対し行な
われるため、エピタキシャル層9と基板1との界面にも
比較的高濃度にボロンがドープされた層が形成される。
しかし、ソース・ドレイン領域12.13はエピタキシ
ャル層9内に、4000A程度浅く形成されるため上記
比較的高濃度にドープされた層に接することがなく、従
ってPN接合20.21の耐圧低下をまねくことはない
。、 〔実施例4〕 gGa図〜第6d図に示す実施例では、チャンネルスト
ッパ領域6を形成するためドーピング手段トして、ボロ
ンをドープした2oooX程度の810、膜24をデポ
ジットし、その上vclμ程度の厚いフィールドS10
.膜23をデポジットする。
ャル層9内に、4000A程度浅く形成されるため上記
比較的高濃度にドープされた層に接することがなく、従
ってPN接合20.21の耐圧低下をまねくことはない
。、 〔実施例4〕 gGa図〜第6d図に示す実施例では、チャンネルスト
ッパ領域6を形成するためドーピング手段トして、ボロ
ンをドープした2oooX程度の810、膜24をデポ
ジットし、その上vclμ程度の厚いフィールドS10
.膜23をデポジットする。
P型シリコン層9を開孔8内に選択的にエピタキシャル
成長させる際の熱処理によって、あるいは他の熱処理に
よって、ボロンドープ層S l0214124よりボロ
ンがP型シリコン基板1表面へ拡散し、チャンネルスト
ッパ領域6が形成される。
成長させる際の熱処理によって、あるいは他の熱処理に
よって、ボロンドープ層S l0214124よりボロ
ンがP型シリコン基板1表面へ拡散し、チャンネルスト
ッパ領域6が形成される。
上記各実施例において、チャンネルストッパは、イオン
打込みゃドープドオキサイドの利用によって半導体基板
lの表面部分に形成されたが、上記実7tfl 、 3
、4において、半導体基板1として、予じめ、反転層
発生を防止する程度に充分ドープされた基板を用いるこ
とにょっ又、上記イオン打込ろやドープドオキサイドに
よるチャンネルストッパ層の形成を省略することができ
る。
打込みゃドープドオキサイドの利用によって半導体基板
lの表面部分に形成されたが、上記実7tfl 、 3
、4において、半導体基板1として、予じめ、反転層
発生を防止する程度に充分ドープされた基板を用いるこ
とにょっ又、上記イオン打込ろやドープドオキサイドに
よるチャンネルストッパ層の形成を省略することができ
る。
また、第5a図〜第5e図に示す実施例において、酸化
膜23を形成する前に、半導体基板l上全面にP型シリ
コンをエピタキシャル成長させ、その後酸化膜23Vc
対応する部分のエピタキシャル層をSi、Na膜をマス
クとしてチャンネルストッパ領域6に達するまで選択酸
化し、選択酸化膜及びP層高濃度ドープ層に囲まれたエ
ピタキシャル層内KMO8FETを形成しても良い。
膜23を形成する前に、半導体基板l上全面にP型シリ
コンをエピタキシャル成長させ、その後酸化膜23Vc
対応する部分のエピタキシャル層をSi、Na膜をマス
クとしてチャンネルストッパ領域6に達するまで選択酸
化し、選択酸化膜及びP層高濃度ドープ層に囲まれたエ
ピタキシャル層内KMO8FETを形成しても良い。
さらに上記各実施例においてP型基板を用いたNチャン
ネルMO8ICの製造方法について述べて来たが、本発
明はN型基板を用いたP”チャンネルM OS I C
の製造方法に適用することができることはい゛うまでも
ない。この場合ボロンイオンは200KVのエネルギー
で1a弱のポリシリコン層を貫通して打込むことができ
るが、リンイオンの打込みにはボロンイオンに比較し、
約10倍のエネルギーを必要とするため、上記実施例3
及び4の製造方法が比較的適用しやすい。
ネルMO8ICの製造方法について述べて来たが、本発
明はN型基板を用いたP”チャンネルM OS I C
の製造方法に適用することができることはい゛うまでも
ない。この場合ボロンイオンは200KVのエネルギー
で1a弱のポリシリコン層を貫通して打込むことができ
るが、リンイオンの打込みにはボロンイオンに比較し、
約10倍のエネルギーを必要とするため、上記実施例3
及び4の製造方法が比較的適用しやすい。
第1a図〜第1h図は本発明の一実施例を示す各」=程
における半導体基板(ウェーッ・)の断面図、第2a図
、第2b図はそれぞれ、第1f図及び第1h図に示す各
工程におけるウェーッ・上面図、第3a図、第3b図は
、それぞれ第2a図のl0A−1[IA断面図及び第2
b図のDB−111B断面図、第4a図〜第4d図、第
5a図〜第5e図及び第6a図〜第6d図はそれぞれ本
発明の他の実施例における各工程段階のウェーハの断面
図である。 1・・半導体基板、2・・5in2膜、3・・ポリシリ
コン層、4・・・Sr、N、膜、5・・・ホトレジスト
膜、6・・・チャンネルストッパ領域(反転防止層)、
7・・・ポリシリコンを選択酸化したS10.膜(フィ
ールド絶縁膜)、8・・・S10.膜にあけられた開孔
、9・・開孔8内に形成された選択エピタキシャル層、
10・・・ゲート酸化膜(Sin、)、11・・ポリシ
リコンゲート層、12・・・ソース領域、13・・ドレ
イン領域、14・・開孔8内に位置するSiOx膜の側
壁、15−P S G (Phospho −Si l
1cate Glass)膜、16〜18・・・アルミ
ニウムより成るソース。 ドレイン及びゲート電極配線層、19・・ポリシリコン
配線層、20.21・・・PN接合、22・・S10゜
膜、23・・・S iOz l1itL 24・・・ド
ーブドオキザイド。 代理人 弁理士 高 橋 明 夫 第 5cL 図 第 5d−図 第6ユ図 第 60 図
における半導体基板(ウェーッ・)の断面図、第2a図
、第2b図はそれぞれ、第1f図及び第1h図に示す各
工程におけるウェーッ・上面図、第3a図、第3b図は
、それぞれ第2a図のl0A−1[IA断面図及び第2
b図のDB−111B断面図、第4a図〜第4d図、第
5a図〜第5e図及び第6a図〜第6d図はそれぞれ本
発明の他の実施例における各工程段階のウェーハの断面
図である。 1・・半導体基板、2・・5in2膜、3・・ポリシリ
コン層、4・・・Sr、N、膜、5・・・ホトレジスト
膜、6・・・チャンネルストッパ領域(反転防止層)、
7・・・ポリシリコンを選択酸化したS10.膜(フィ
ールド絶縁膜)、8・・・S10.膜にあけられた開孔
、9・・開孔8内に形成された選択エピタキシャル層、
10・・・ゲート酸化膜(Sin、)、11・・ポリシ
リコンゲート層、12・・・ソース領域、13・・ドレ
イン領域、14・・開孔8内に位置するSiOx膜の側
壁、15−P S G (Phospho −Si l
1cate Glass)膜、16〜18・・・アルミ
ニウムより成るソース。 ドレイン及びゲート電極配線層、19・・ポリシリコン
配線層、20.21・・・PN接合、22・・S10゜
膜、23・・・S iOz l1itL 24・・・ド
ーブドオキザイド。 代理人 弁理士 高 橋 明 夫 第 5cL 図 第 5d−図 第6ユ図 第 60 図
Claims (1)
- 【特許請求の範囲】 1、Ial 半導体基板表面に開孔を有する絶縁層を形
成する工程 +bl 前記開孔内の半導体基板表面に、基板表面の半
導体材料と同じ導電型の半導体材料をエピタキシャル成
長する工程 とを有することを特徴とする半導体装置の製造方法。 2、特許請求の範囲第1項記載のエピタキシャル成長層
内に”半導体基板の導電型とは異なる導電型の半導体領
域を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13903984A JPS6063966A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13903984A JPS6063966A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2867778A Division JPS54121683A (en) | 1978-03-15 | 1978-03-15 | Semiconductor device and its manufacture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6063966A true JPS6063966A (ja) | 1985-04-12 |
Family
ID=15236026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13903984A Pending JPS6063966A (ja) | 1984-07-06 | 1984-07-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6063966A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007266329A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 回路基板及びそれを有する電子装置 |
-
1984
- 1984-07-06 JP JP13903984A patent/JPS6063966A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007266329A (ja) * | 2006-03-29 | 2007-10-11 | Fujitsu Ltd | 回路基板及びそれを有する電子装置 |
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