JPS6063966A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置ｌｒ′！ｊに絶縁ゲート型集積回路
装置（ＭＯ８ＩＣ）の製造方法に関するものである。

集積度の高いＭＯ８ＩＣの製造において、フィールド絶
縁層下の半導体表面の反転層（チャンネル層）を防止す
るためのチャンネルストッパー領域とＭＯＳＦＥＴのソ
ース、ドレイン領域とは互いに自己整合された状態で形
成することが要求される。

フィールド絶縁層が比較的厚い場合、フィールド絶縁層
上を走る配線層に加わる電位が半導体表面へ与える影響
は小さい。このため、チャンネルストッパー領域の不純
物濃度は比較的小さくて良く、従ってノース・ドレイン
領域がチャンネルストッパー領域と接していてもソース
・ドレイン領域の耐圧がそれほど低下しない。

一方フイールド絶縁層が薄くなると、配線層による半導
体表面への影響が太き（なるため、チャンネルストッパ
ー領域の不純物濃度を高める必要がある。しかしこの場
合、ソース・ドレイン領域がチャンネルストッパー領域
に接するとソース、ドレインの耐圧低下をまねく。この
ためチャンネルストッパー領域とソース・ドレイン領域
とを互いに充分離間して形成する必要があるが、マスク
合せ時の誤差を考慮すると、充分余裕を見る必要があり
集積度を高める上で障害となる。

本発明の一つの目的は、チャンネルストッパー領域とソ
ース・ドレイン領域を互いに自己整合された絶縁ゲート
型半導体装置の製造方法を提供することである。

さらに高集積化のためには、配線層の段切れや短絡を防
止するため、極力平坦な配線層形成を用意することが必
要である。

従って、本発明の他の目的は改善された電極、配置３４
１ｔＪ造の製造方法を提供することである。

上Ｍｅ目的を達成するために本発明は、半導体基板表面
に開孔な有する絶縁膜を形成し、この絶縁膜の開孔内に
エピタキシャル成長層を形成し、さらにこのエピタキシ
ャル成長層内にこのエピタキシャル層とは異なる導電型
の半導体領域を形成することを特徴とするものである。

なお、エピタキシャル層内にトランジスタを形成する技
術は、馬場玄式著：最新・電子デバイス事典（昭和５１
年３月２０日発行）のｐ、１４６に示されている。

以下本発明の実施例を図面を参照して詳細に説明する。

〔実施例１〕 第１ａ図に示すように比抵抗約１０〜２００ｃｍのＰ型
（１００）シリコン結晶基板１を用意し、その表面を熱
酸化して５００〜１ｏｏｏＸ程度のシリコン酸化膜２を
形成し、その上にモノシランの熱分解によっ又ポリシリ
コン層３を４０００〜５ｏｏｏｉ程度の厚さにデポジッ
トする。。

次に第１ｂ図に示すよ５１Ｃポリシリコン層３上に１０
００＾程度のシリコン窒化膜４をデボジノトシホトレジ
スト膜５をマスクとしてプラズマエッチによってシリコ
ン窒化膜４を選択的に除去する。ホトレジスト膜５を残
した状態で、ボロンイオンを打込み、ホトレジスト膜５
で覆われていないポリシリコン層３及びＳｉｎ、層２を
貫通させ基板表面にボロンドープ層６を選択的に形成す
る。

打込んだボロンの濃度は約７　Ｘ　１０１２ｃｍ−”で
ある。このボロン打込み層は後の熱処理によっ℃活性化
され、Ｎ型表面反転層の発生を防止する忙充分な比抵抗
のＰ型領域（チャンネルストッパー）となる。

ホトレジスト膜５を除去後、半導体基板を酸化性雰囲気
中で加熱し、窒化膜４で覆われていないポリシリコン層
を選択的に酸化して第１ｃ図に示すように厚いシリコン
酸化膜（フィールド酸化膜）７を形成する。ポリシリコ
ンは酸化されることによって厚さが約２倍となるため酸
化膜７の厚さは約５０００〜１．０００ＯＡとなる。窒
化膜４に覆われた部分のポリシリコン層３けそのまま酸
化されないで残留する。

次にプラズマエッチ法によって又は熱燐酸で窒化膜４を
、ぞし、て弗酸と硝酸を含むエッチ液によって残留スる
シリコン層３をエッチし、さらに弗酸及びＮｌｌ４Ｆを
含むエッチ液で厚いＳｉｎ、膜７で覆わＡしていない部
分の薄いＳｉｎ、膜を除去する。

この窒化膜及びポリシリコン除去時、Ｓ　ｉ　Ｏ，膜は
そのまま残り、第１ｄ図に示すように開孔８を形成する
。このようにして得られた開孔８の側壁１４０位ＩＮと
チャンネルストッパ領域６０位置は互い罠整合された関
係で位置づけられている。

次に第１ｅ図に示すように開孔８内に１０〜２０Ωｃｍ
程度の比抵抗を有するＰ型シリコン単結晶領域９を、Ｓ
ｉｎ、膜７の上面レベルとはＶ等しいレベルにまで選択
的にエピタキシャル成長させる。この選択エピタキシャ
ル成長は例えばＵＳＰ３，４２５，８７９　Ｋ記載され
た方法によって形成され全・ このようにして得られた半導体基板を酸化性雰囲気中で
加熱し、エピタキシャル層９上にｉｏｏ。

Ａの清浄な５１０２膜を形成し、その上にポリシリコン
層を３０００〜４０００　Ａ程度のＨさにデポジットす
る。そしてこのポリシリコン層及びＳ　ｒ　Ｏｆ、膜を
選択的にエッチ除去することになっ又、第１ｆ図に示す
ようにゲート電極となるポリシリコン層１１及びゲート
酸化膜１０が得られる。このポリシリコン層１１は第２
ａ図及びこのｍＡ−用Ａ断面図を示す第３ａ図に図示さ
れるように厚い５１０２膜７上に延長している。厚いＳ
１０．膜上のポリシリコン層はゲート電極層１１の他、
他の表面部分にも残留させ、第２ａ図及び第３ａ図に示
すように例えば配線層１９として用いても良い。

このようにして得られた半導体基板を加熱しその上にリ
ンガラス層をデポジットすることによって、第１ｇ図に
示すように厚いＳｉｎ、膜７及びゲート酸化膜１０がマ
スクとなって、露出しているエピタキシャル層表面に選
択的に浅いＮ型のソース及びドレインとなる領域１２．
１３が形成される。このソース・ドレイン領域の拡散と
同時に、ゲートポリシリコン層】ｌ及びポリシリコン配
線）Ｆｊ１９にもリンがドープされポリシリコン層の導
電度が高められる。

上記Ｎ型領域１２，１３とＰ型エピタキシャル領域９と
の間に形成されるＰＮ接合２０．２１の端縁部はゲート
酸化膜１０の下に位置する部分を除き、それぞれＪ４い
Ｓｉｎ、膜７の側縁部１４で終端する。このＰＮ接合の
終端部が、比較的高濃度にドープされたＰ型チャンネル
ストッパー領域６から離間した位置匠あるため、このＰ
Ｎ接合の逆方向電圧が印加された時の耐圧の低下が防止
できる。しかしこの実施例ではフィールドＳｉｎ、膜７
は厚く形成されているため、この上にあるゲート電極や
、配線層に加えられる電圧による影響は小さい。従がっ
てチャンネルストッパー領域６の不純物濃度をそれほど
高める必要がなく、このため例えソース・ドレイン領域
１２．１３が、チャンネルストッパー領域６に接したと
しても、ＰＮ接合２０．２１の耐圧低下は少ない。

上記リンガラスを除去（Ｗａｓｈｏｕｔ）後半導体基板
上に、第１　＋１図に示すようＫＰＳＧ（フメスフォシ
リケートガラス、即ちＰ！　Ｏｓ　／　Ｓ　ｉ　Ｏｘ　
ガラス）をデポジットしてガラス被膜１５を０．５〜１
μ程度に形成し、このガラス被膜１５を選択的にエッチ
してソース・ドレイン領域１２，１３、及び厚い５ｉｎ
２膜７上に位置するポリシリコン層１１ｖｃ達する開孔
をそれぞれ形成［２、この開化を通して、第１　ｈ図、
第２ｂ図、第３ｂ図に示すよ５Ｋ、７にミニラム配線層
１６，１７，１８を形成する。

ソース・ドレイン領域に対する開孔の位置は厚い５１０
２膜７の端縁部によって規定されるため、すなわちソー
ス・ドレイン領域とコンタクト形成用開孔１２互いに自
己整合されているため、位置合せに必要な余裕度を小さ
くでき、この分だけ集積ＩＪを」二げることかできる。

さらに厚いＳｉＯ□膜７とエピタキシャル層９は平坦な
面を共有しているため、この上のアルミニウム配線層は
平坦に形成でき、従ってエツジ部での段切れや短絡の危
険性を最少にすることができる。

〔実施例２〕 実施例１と同様、第４ａ図に示すよ５ＫＰ形シリコン結
晶基板ｌ上に５００〜１００ＯＸの薄い熱酸化膜２を形
成し、その上にポリシリコン層３をデポジットする。実
施例１と異なり、ポリシリコン層３の厚さは２００ＯＡ
程度に薄く形成される。

この上に１００ＯＡ程度のシリコン窒化膜４、及び２０
００人〜３ｏｏｏＸ　のシリコン酸化膜２２をデポジッ
トし、ホトレジスト膜５をマスクとし℃、Ｓｉｎｇ膜２
２、及びＳｉ３Ｎ、膜４を選択的にエッチする。実施例
１の第１ｂ図においても、図示はしていないが、窒化膜
４はサイドエッチされ、窒化膜の拡がりはホトレジスト
膜５が覆う面積よりも小さく　１１っているが、第４ａ
図では、Ｓｉ、Ｎ、膜４をさらに過度にサイドエッチす
る。この状態ではホトレジスト膜５をマスクとしてボロ
ンイオンを、ポリシリコン層３及びＳ　ｉ　０１膜２を
貫通してシリコン基板１表面に達する程度に打込み、高
濃度にボロンがドープされた領域６を形成する。

次にホトレジスト膜５．５１０２膜２２を除去し、第４
ｂ図に示すようｃｓｉ、Ｎ４膜４をマスクとして。

ポリシリコン膜３を選択的に加熱酸化し、シリコン酸化
膜７を形成する。ポリシリコン膜３が薄いため、形成さ
れる５ｉＯｚ膜７も４０００Ａ〜６０００Ａと比較的薄
い。

第１ｄ図と同様と、残留するＳｉ、Ｎ、膜４、ポリシリ
コン膜３及びその下のＳｉｎ、膜２を除去して開孔８を
形成し、第４ｃ図に示ずように開孔８内にＰ型シリコン
単結晶層９を、Ｓ１０！膜７の上面レベルと同じ高さま
でエピタキシャル成長させる。

開孔８の側壁１４とチャンネルス）７パ領域６の位置は
約５０００〜８０００　、Ａ離間するよう配置されるが
、これは第４ａ図に示す工程において、Ｓｉ、Ｎ。

膜４のサイドエッチ量によって決定される。

その後実施例１と同様、第４ｄ図に示すように５ｒＯｔ
膜７及びゲート酸化膜１０（Ｓｉ０２）をマスクとして
Ｎ型ソース・ドレイン領域１２．１３を形成し、さらに
その上にガラス層をデポジットし、アルミニウム配線層
を形成する。

本実施例においては、Ｓｉｎ、膜７の厚さが薄いため、
ソース・ドレイン領域１２．１３はエピタキシャル層９
よりも深（拡散される可能性がある。

この場合１）　Ｎ接合２０．２１の端縁部はＳｉｎ、膜
２の下側に達するが、高濃度にドープされたＰ型チャン
ネルストッパ領域６は開孔８の端縁部１４より離間して
配置されているため、ソース・ドレイン領域１２．１３
は高濃度にドープされたＰ型領域６より離間して形成す
ることができる。

この実施例では、Ｓ１０．膜７が比較的薄いため。

この上に形成されるポリシリコンゲート電極層や配線層
に加わる電位の影響を受けやす（、従って表面反転層が
誘起されるのを防止するため、チャンネルストッパー領
域６０゛不純物濃度を高める必要がある。このため、ソ
ース・ドレイン領域１２゜１３が高濃度にドープされた
チャンネルストッパー領域６に接触することは、耐圧の
低下をまねき望ましくない。本実施例では耐圧低下防止
のため、チャンネルストッパー領域６が、開孔８の端縁
部１４に対し、自己整合された状態で、充分離間して形
成できる。

〔実施例３〕 第５ａ図に示すようにＰ型シリコン結晶基板１上に薄い
５１０２膜２を形成し、このＳｉＯ□膜２を通して基板
ｌの表面全面にボロンイオンをｒｌ込みボロンドープ層
６を形成する。そし又第５ｂ図に示すように８１０．膜
２を除去後、基板１を熱酸化することによって、または
Ｓｉｎ、をデポジットすることによって、基板１０表面
全面ＶＣＳ　ｉ　Ｏ！膜２３を１Ａ程度の厚さに厚く形
成する。

その後、実施例１と同様Ｓ１０．膜２３に開孔８を形成
しく第５ｃ図）、開孔８内ＶｃＰ型シリコン層９を選択
的にエピタキシャル成長しく第５ｄ図）ソース・ドレイ
ン領域１２．１３を形成する（第５ｅ゛図）。

本実施例では、チャンネルストッパー領域を形成するた
めのボロンイオン打込６は基板１の表面全面に対し行な
われるため、エピタキシャル層９と基板１との界面にも
比較的高濃度にボロンがドープされた層が形成される。

しかし、ソース・ドレイン領域１２．１３はエピタキシ
ャル層９内に、４０００Ａ程度浅く形成されるため上記
比較的高濃度にドープされた層に接することがなく、従
ってＰＮ接合２０．２１の耐圧低下をまねくことはない
。、 〔実施例４〕 ｇＧａ図〜第６ｄ図に示す実施例では、チャンネルスト
ッパ領域６を形成するためドーピング手段トして、ボロ
ンをドープした２ｏｏｏＸ程度の８１０、膜２４をデポ
ジットし、その上ｖｃｌμ程度の厚いフィールドＳ１０
．膜２３をデポジットする。

Ｐ型シリコン層９を開孔８内に選択的にエピタキシャル
成長させる際の熱処理によって、あるいは他の熱処理に
よって、ボロンドープ層Ｓ　ｌ０２１４１２４よりボロ
ンがＰ型シリコン基板１表面へ拡散し、チャンネルスト
ッパ領域６が形成される。

上記各実施例において、チャンネルストッパは、イオン
打込みゃドープドオキサイドの利用によって半導体基板
ｌの表面部分に形成されたが、上記実７ｔｆｌ　、　３
　、４において、半導体基板１として、予じめ、反転層
発生を防止する程度に充分ドープされた基板を用いるこ
とにょっ又、上記イオン打込ろやドープドオキサイドに
よるチャンネルストッパ層の形成を省略することができ
る。

また、第５ａ図〜第５ｅ図に示す実施例において、酸化
膜２３を形成する前に、半導体基板ｌ上全面にＰ型シリ
コンをエピタキシャル成長させ、その後酸化膜２３Ｖｃ
対応する部分のエピタキシャル層をＳｉ、Ｎａ膜をマス
クとしてチャンネルストッパ領域６に達するまで選択酸
化し、選択酸化膜及びＰ層高濃度ドープ層に囲まれたエ
ピタキシャル層内ＫＭＯ８ＦＥＴを形成しても良い。

さらに上記各実施例においてＰ型基板を用いたＮチャン
ネルＭＯ８ＩＣの製造方法について述べて来たが、本発
明はＮ型基板を用いたＰ”チャンネルＭ　ＯＳ　Ｉ　Ｃ
の製造方法に適用することができることはい゛うまでも
ない。この場合ボロンイオンは２００ＫＶのエネルギー
で１ａ弱のポリシリコン層を貫通して打込むことができ
るが、リンイオンの打込みにはボロンイオンに比較し、
約１０倍のエネルギーを必要とするため、上記実施例３
及び４の製造方法が比較的適用しやすい。

【図面の簡単な説明】

第１ａ図〜第１ｈ図は本発明の一実施例を示す各」＝程
における半導体基板（ウェーッ・）の断面図、第２ａ図
、第２ｂ図はそれぞれ、第１ｆ図及び第１ｈ図に示す各
工程におけるウェーッ・上面図、第３ａ図、第３ｂ図は
、それぞれ第２ａ図のｌ０Ａ−１［ＩＡ断面図及び第２
ｂ図のＤＢ−１１１Ｂ断面図、第４ａ図〜第４ｄ図、第
５ａ図〜第５ｅ図及び第６ａ図〜第６ｄ図はそれぞれ本
発明の他の実施例における各工程段階のウェーハの断面
図である。 １・・半導体基板、２・・５ｉｎ２膜、３・・ポリシリ
コン層、４・・・Ｓｒ、Ｎ、膜、５・・・ホトレジスト
膜、６・・・チャンネルストッパ領域（反転防止層）、
７・・・ポリシリコンを選択酸化したＳ１０．膜（フィ
ールド絶縁膜）、８・・・Ｓ１０．膜にあけられた開孔
、９・・開孔８内に形成された選択エピタキシャル層、
１０・・・ゲート酸化膜（Ｓｉｎ、）、１１・・ポリシ
リコンゲート層、１２・・・ソース領域、１３・・ドレ
イン領域、１４・・開孔８内に位置するＳｉＯｘ膜の側
壁、１５−Ｐ　Ｓ　Ｇ　（Ｐｈｏｓｐｈｏ　−Ｓｉ　ｌ
１ｃａｔｅ　Ｇｌａｓｓ）膜、１６〜１８・・・アルミ
ニウムより成るソース。 ドレイン及びゲート電極配線層、１９・・ポリシリコン
配線層、２０．２１・・・ＰＮ接合、２２・・Ｓ１０゜
膜、２３・・・Ｓ　ｉＯｚ　ｌ１ｉｔＬ　２４・・・ド
ーブドオキザイド。 代理人　弁理士　高　橋　明　夫 第　５ｃＬ　図 第　５ｄ−図 第６ユ図 第　６０　図

Claims (1)

1. 【特許請求の範囲】 １、Ｉａｌ　半導体基板表面に開孔を有する絶縁層を形
   成する工程 ＋ｂｌ　前記開孔内の半導体基板表面に、基板表面の半
   導体材料と同じ導電型の半導体材料をエピタキシャル成
   長する工程 とを有することを特徴とする半導体装置の製造方法。 ２、特許請求の範囲第１項記載のエピタキシャル成長層
   内に”半導体基板の導電型とは異なる導電型の半導体領
   域を形成することを特徴とする半導体装置の製造方法。