JPS606146B2 - solid state imaging device - Google Patents

Description

【発明の詳細な説明】 本発明は、間体撮像装層のフリッカ現象を防止できる信
号続み取り方式に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a signal succession method that can prevent flickering of an interbody imaging layer.

第１図は従来の絶縁ゲート型電界効果トランジスタ（Ｍ
ＯＳ型ＦＥＴ）を用いたＭＯＳ型二次元固体撮像装置の
原理図である。図において、マトリックス状に配列され
た多数のホトダィオード１からなる感光部と、ホトダィ
オード１に蓄積された光信号を続み出すための垂直読み
出しスイッチ用ＭＯＳ型ＦＥＴ２および水平読み出しス
イッチ用ＭＯＳ型ＦＥＴ３と、それぞれのスイッチを順
序よく切換えるための垂直走査回路のシフトレジスタ４
および水平走査回路のシフトレジスタ５とからなり、６
は垂直走査線（同一行のＭＯＳＦＥＴ２のゲートを結ぶ
垂直走査パルスの印加線）、７は垂直出力線（同一例Ｍ
ＯＳＦＥＴ２のドレィンを結ぶ信号引出し線）、８は水
平走査線（水平走査パルスの印加線）、９は水平出力線
（水平スイッチＭＯＳ３のドレィンを結ぶ信号引出し線
）、１０は出力端、１１は出力負荷抵抗、１２はビデオ
電圧源である。垂直、水平の切換えスイッチ用ＭＯＳ型
ＦＥＴはシフトレジスタによってそれらのゲート電圧を
制御し、スイッチ動作を得ている。ところで、このよう
な撮像装置では、垂直方向の解像度（分解能を向上させ
るために、従釆からィンタレース方式という駆動方式が
採用されている。その一例は、たとえば垂直走査線６を
図中下の方からＶ，，Ｖ２，………，Ｖｉ，Ｖｉ十・，
………Ｖｎというふうに番号をつけると、まず第１のフ
ィールド期間でＶ，十Ｖ２，Ｖ３十Ｖ４，Ｖ５十Ｖ６，
……・・・Ｖｉ‐・十Ｖｉ，・・……・というように信
号を読み出し、次の第２のフィールド期間では、Ｖ，，
Ｖ２十Ｖ３，Ｖ４十Ｖ５，………Ｖｉ十Ｖｉ＋，………
というように読む方式が考えられている（参考文献；Ｉ
ＳＳＣＣ７玖ＰＩ９２、Ｎ、ＫｏｉＫｅｅｔａｌ）。Figure 1 shows a conventional insulated gate field effect transistor (M
1 is a principle diagram of a MOS type two-dimensional solid-state imaging device using an OS type FET. In the figure, a photosensitive section consisting of a large number of photodiodes 1 arranged in a matrix, a MOS type FET 2 for a vertical readout switch and a MOS type FET 3 for a horizontal readout switch to continue outputting optical signals accumulated in the photodiodes 1; Shift register 4 of the vertical scanning circuit for switching each switch in order
and a shift register 5 of a horizontal scanning circuit, 6
is a vertical scanning line (vertical scanning pulse application line connecting the gates of MOSFET2 in the same row), 7 is a vertical output line (in the same example M
8 is the horizontal scanning line (horizontal scanning pulse application line), 9 is the horizontal output line (signal extraction line that connects the drain of horizontal switch MOS 3), 10 is the output end, 11 is the output Load resistor 12 is a video voltage source. The gate voltages of the vertical and horizontal changeover switch MOS FETs are controlled by a shift register to obtain switch operation. By the way, in such an imaging device, in order to improve the resolution in the vertical direction, a driving method called an interlacing method is adopted from the subordinate position. One example of this is to move the vertical scanning line 6 toward the bottom of the figure. From V,, V2, ......, Vi, Vi ten...
......If you assign numbers like Vn, first in the first field period V, 10 V2, V3 10 V4, V5 10 V6,
The signals are read out as Vi-・10Vi, . . ., and in the next second field period, V,,
V20V3, V40V5, ......Vi10Vi+, ......
A method of reading has been considered (References: I
SSCC7kuPI92, N, KoiKeetal).

第１図において、１３は垂直シフトレジスタ４の出力パ
ルスをフィールド（以下Ｆ，，Ｆ２と表わす）によりタ
イミングを切り換える回路である。従来の回路は、たと
えば第２図に示すようになっている。第２図において、
２０はフィールド切替パルスＦ，の入力端子、２１はフ
ィールド切替パルスＦ２の入力端子、２２はフィールド
切替用のスイッチ（ＭＯＳ型ＦＥＴ）である。In FIG. 1, 13 is a circuit that switches the timing of the output pulse of the vertical shift register 4 by fields (hereinafter referred to as F, F2). A conventional circuit is shown in FIG. 2, for example. In Figure 2,
20 is an input terminal for the field switching pulse F, 21 is an input terminal for the field switching pulse F2, and 22 is a field switching switch (MOS type FET).

この図では、第１のフィールドＦ，の期間では、Ａ＋Ｂ
，Ｃ十Ｄ，Ｅ十Ｆ，・・・・・・…という順序で各垂直
走査線６にパルスが印放され、同時に２行の走査線の信
号が水平走査により読み出される。次のフィールドＦ２
では、Ａ，Ｂ十Ｃ，Ｄ＋Ｅ，………とパルスが印加され
、信号が読み出され、ィンタレースされることになる。
第２図の各パルスのタイミングと各垂直走査線６に印加
される走査パルスのタイミングを第３図に示してある。
しかし、このような読み取り方式では、フィールドが変
わるたびにビデオ信号電圧の直流レベルが変化し「テレ
ビモニタ上では画面のチラつきとなって現われる（フリ
ッカ現象という）。In this figure, during the first field F, A+B
, C1D, E1F, . . . , pulses are applied to each vertical scanning line 6 in the order of . . . , and signals of two scanning lines are simultaneously read out by horizontal scanning. Next field F2
Then, pulses A, B+C, D+E, . . . are applied, and the signals are read out and interlaced.
The timing of each pulse in FIG. 2 and the timing of the scanning pulse applied to each vertical scanning line 6 are shown in FIG.
However, with this reading method, the DC level of the video signal voltage changes every time the field changes, which appears as flickering on the screen on a television monitor (a phenomenon called flicker).

ここで、フリッカ現象の発生機構を、第４図、第５図を
用いて説明する。第４図は、第１のホトダィオード部を
示したものである。図中、ホトダィオード４１の電位、
ｖｓに着目すると、垂直走査線◎の電位が高レベルにな
るとｖｓはビデオバイアス、Ｖｖになるが、再び低レベ
ルになると、垂直走査線とホトダィオード間に寄生的に
存在する容量結合の度合いによってｖｓは低下する。容
量結合の度合いはフィールド‘こよって異なる。この様
子を、ホトダイオード４１の電位ｖｓに着目して説明す
る。ホトダイオード４１の電位は、垂直スイッチトラン
ジスタ４２のゲート（すなわち垂直走査線◎）電圧が高
電位になると同トランジスタ４２が非飽和動作をするの
で、垂直出力線７の電位と等しくなる。続いて、同ゲー
ト電圧が下降し丁度トランジスタ４２のしきし、電圧Ｖ
ｔｈになるまで、ホトダィオード４１の電位ｖｓは垂直
出力線電位と等しい状態に保たれる。さらに、同ゲート
電圧がしきし、電圧Ｖｔｈ以下に下降すると、トランジ
スタ４２は遮断状態になり、結合容量Ｃｄ◎およびＣｕ
■により電位ｖｓが影響を受ける。第５図に示したよう
に、フィールドＦ，の時には垂直走査線◎および◎が選
択されるが、垂直走査線■は選択されない。したがって
、ホトダィオード４１の電位ｖｓには、結合容量Ｃｄ◎
のみによる電位変化△ｖｓが起き、その量は次式で与え
られる。△ｖＳ＝Ｃｄ◎・（Ｖｔｈ−Ｖ，）／Ｃゞ…．
０１ここで、Ｃｄ◎：ホトダィオード４１と垂直走査線
◎との結合容量。Here, the mechanism by which the flicker phenomenon occurs will be explained using FIGS. 4 and 5. FIG. 4 shows the first photodiode section. In the figure, the potential of the photodiode 41,
Focusing on vs, when the potential of the vertical scanning line ◎ becomes high level, vs becomes video bias, Vv, but when it becomes low level again, vs depends on the degree of capacitive coupling that parasitically exists between the vertical scanning line and the photodiode. decreases. The degree of capacitive coupling varies depending on the field. This situation will be explained by focusing on the potential vs of the photodiode 41. The potential of the photodiode 41 becomes equal to the potential of the vertical output line 7 because the transistor 42 performs a non-saturated operation when the gate voltage of the vertical switch transistor 42 (that is, the vertical scanning line ◎) becomes a high potential. Subsequently, the gate voltage drops to just the threshold of the transistor 42, the voltage V
The potential vs of the photodiode 41 is kept equal to the vertical output line potential until th. Furthermore, when the same gate voltage increases and falls below the voltage Vth, the transistor 42 is cut off, and the coupling capacitances Cd◎ and Cu
The potential vs is influenced by (2). As shown in FIG. 5, in field F, vertical scanning lines ◎ and ◎ are selected, but vertical scanning line ■ is not selected. Therefore, the potential vs of the photodiode 41 has a coupling capacitance Cd◎
A potential change Δvs occurs due to only Δvs, and the amount thereof is given by the following equation. △vS=Cd◎・(Vth−V,)/Cゞ….
01 Here, Cd◎: Coupling capacitance between the photodiode 41 and the vertical scanning line ◎.

Ｖ比：トランジスタ４２のしさし、電圧。V ratio: voltage of the transistor 42.

Ｖ，：垂直走査線■に印加される低レベル電圧。V,: Low level voltage applied to the vertical scanning line ■.

Ｃｓ：ホトダイオード４１の容量。Cs: Capacity of photodiode 41.

フィールドＦ２の時には、垂直走査線■および◎が選択
される。In field F2, vertical scanning lines ■ and ◎ are selected.

したがって、ホトダイオード４１の電位の変化△ｖｓは
、結合容量Ｃｕ■とＣｄ◎の両方の影響を受け、その大
きさは，．，７△ＶＳニ（Ｃｕ■＋Ｃｄ■）●（Ｖ瓜・
ＶＩ）／ＣＳ，．．（２）ここで、Ｃｕ■：ホトダィオ
ード４１と垂直走査線■との結合容量。Therefore, the change in the potential of the photodiode 41 Δvs is influenced by both the coupling capacitances Cu■ and Cd◎, and its magnitude is . ,7△VSni(Cu■+Cd■)●(Vmelon・
VI)/CS,. ．． (2) Here, Cu■: Coupling capacitance between the photodiode 41 and the vertical scanning line ■.

となり「｛１１式とは異なる値になる。Then, ``{It will be a different value from Equation 11.

フィールドＦ・とＦ２とで△ｖｓが異る様子を第５図の
ｖｓに示した。vs in FIG. 5 shows how Δvs differs between fields F and F2.

このようにホトダィオードのリセツト電圧がフィールド
ごとに変わる。このことは、フィールドごとにビデオバ
イアス電源からホトダイオードに充電する電荷量（ビデ
オ信号）が変わること、つまり、フィールドが変わるた
びにビデオ信号電圧の直流レベルが変化することを意味
する。このことはテレビモニタには画面のチラッキ（フ
リッカ）となって現われる。本発明は、上述の従来の固
体撮像装置におけるィンタレース走査方式の欠点を解決
する固体撮像装置を提供することを目的とする。すなわ
ち、本発明の目的は、フリツカ現象が防止されたィンタ
レース走査機構を有する固体撮像装置を提供することに
ある。本発明の固体撮像装置では、ィンタレース走査に
おいて、複数個の垂直走査線を選択するとき、選択され
る垂直走査線を同一時刻で選択しないことにより、フリ
ツカ現象を防止する。In this way, the photodiode reset voltage changes from field to field. This means that the amount of charge (video signal) charged from the video bias power supply to the photodiode changes from field to field, that is, the DC level of the video signal voltage changes each time the field changes. This appears as screen flicker on the television monitor. An object of the present invention is to provide a solid-state imaging device that solves the drawbacks of the interlace scanning method in the conventional solid-state imaging device described above. That is, an object of the present invention is to provide a solid-state imaging device having an interlaced scanning mechanism in which flicker phenomenon is prevented. In the solid-state imaging device of the present invention, when selecting a plurality of vertical scanning lines in interlaced scanning, the flickering phenomenon is prevented by not selecting the selected vertical scanning lines at the same time.

なお、垂直走査パルスを水平帰線期間に印加し、光信号
を垂直信号出力線容量に移した後「垂直走査パルスを水
平走査期間に印放して光信号を読み出す走査方式を取る
ことが多い。したがって、１水平婦線期間中の非同一時
刻に複数の垂直走査線を選択する。すなわちタイミング
のずれ‐ｔ垂直走査パルスを複数の垂直走査線に印加す
ることにより、フリッカ現象を防止することができる。
以下、実施例により本発明の固体撮像装置を詳細に説明
する。Note that a scanning method is often used in which a vertical scanning pulse is applied during a horizontal blanking period, the optical signal is transferred to the vertical signal output line capacitance, and then the vertical scanning pulse is applied during the horizontal scanning period to read out the optical signal. Therefore, the flicker phenomenon can be prevented by selecting multiple vertical scanning lines at non-same times during one horizontal line period.In other words, by applying timing deviation-t vertical scanning pulses to multiple vertical scanning lines. can.
EMBODIMENT OF THE INVENTION Hereinafter, the solid-state imaging device of this invention will be explained in detail by an Example.

第６図は本発明の固体撮像装置の実施例に用いるィンタ
レース機構を示す。FIG. 6 shows an interlacing mechanism used in an embodiment of the solid-state imaging device of the present invention.

第６図において「 ４は第１図に示した垂直走査回路、
Ｖ，，Ｖ２・……・・は垂直走査回路から出力される出
力パルス、２０，２１はフィールド切替パルスＦ，，Ｆ
２の印加端子、２２はゲートへのフィールド切替パルス
の印加によってオン・オフし、インタレース走査におけ
る垂直走査線６の組合わせを、フィールド毎に切り替え
るためのＭＯＳＦＥＴである。In FIG. 6, "4 is the vertical scanning circuit shown in FIG.
V,, V2...... are output pulses output from the vertical scanning circuit, 20 and 21 are field switching pulses F,, F
The application terminal 22 is a MOSFET that is turned on and off by applying a field switching pulse to its gate, and is used to switch the combination of vertical scanning lines 6 in interlaced scanning for each field.

すなわち回路１３は第１図に示したインタレース走査回
路と同じものである。１４は、インタレース回路１３と
垂直走査線６の間に介在されたゲート回路である。That is, circuit 13 is the same as the interlaced scanning circuit shown in FIG. 14 is a gate circuit interposed between the interlace circuit 13 and the vertical scanning line 6.

ゲート回路１４を構成するＭＯＳＦＥＴ６０は、タイミ
ングの異なるパルスＤ，，Ｄ２によって（パルス入力端
子６１，６２）駆動され、ィンタレース回路からの出力
パルスがゲートへ印加される。したがって、ＭＯＳＦＥ
Ｔ６０は、インタレース回路の出力パルスがゲートに入
力された時、駆動パルスＤ，，○２を出力するゲート用
ＭＯＳＦＥＴである。Ｄ，，Ｄ２のパルスを第７図のよ
うに、垂直走査回路の出力パルスＶ，，Ｖ２，…・・・
…の出力期間に出力させることにより、垂直走査線６（
■，■，◎………）には、互いに重なることのないイン
ターレース走査用のパルスが印加でき、第４図、第５図
に示したように寄生容量による結合の度合いがフィール
ドごとに変わることはない。The MOSFET 60 constituting the gate circuit 14 is driven by pulses D, D2 having different timings (pulse input terminals 61, 62), and the output pulse from the interlace circuit is applied to the gate. Therefore, the MOSFE
T60 is a gate MOSFET that outputs driving pulses D, . . . 2 when the output pulse of the interlace circuit is input to the gate. As shown in FIG. 7, the pulses D, , D2 are output pulses V,, V2, . . . of the vertical scanning circuit.
By outputting during the output period of..., vertical scanning line 6 (
■、■、◎......) can be applied with pulses for interlaced scanning that do not overlap each other, and the degree of coupling due to parasitic capacitance changes from field to field as shown in Figures 4 and 5. There isn't.

したがってフリッカ現象は起きない。回路１４としては
、上記の動作をするものであれば何でもよい。Therefore, no flicker phenomenon occurs. The circuit 14 may be any circuit as long as it operates as described above.

すなわち、ＭＯＳＦＥＴ６０のドレイン（ソ−ス）をイ
ンタレース回路１３に接続し、Ｄ．，Ｄ２をＭＯＳＦＥ
Ｔ６０のゲートに印加しても良い。That is, the drain (source) of the MOSFET 60 is connected to the interlace circuit 13, and the D. , D2 as MOSFE
It may also be applied to the gate of T60.

なお、インタレース回路１３においても、Ｆ，，Ｆ２を
ＭＯＳＦＥＴ２２のソース（ドレイン）に印加し、ゲー
トには垂直レジスタ４の出力パルスを印加することがで
きる。In the interlace circuit 13 as well, F,, F2 can be applied to the source (drain) of the MOSFET 22, and the output pulse of the vertical register 4 can be applied to the gate.

他には次のような実施例も考えられる。第８図は別の実
施例を示したものであり、第６図の１４の回路に、ブー
トストラップ容量８０を設けたものである。The following embodiments may also be considered. FIG. 8 shows another embodiment, in which a bootstrap capacitor 80 is provided in the circuit 14 in FIG.

この容量８０の鰯らきは、垂直走査線に印加される電圧
をクロツク・パルスＤ，，Ｄ２と等しくすることができ
、また充電時定数を小さくすることにも効果がある。ま
た第７図において、垂直走査線ＢとＣではパルスの順序
がフィールドごとに異なるが、第９図に示したようにパ
ルスＤ，，Ｄ２の位相をフィールドごとに変える事によ
り、位相を同一にする事が出来る。This capacitance 80 allows the voltage applied to the vertical scanning lines to be equal to the clock pulses D, D2, and is also effective in reducing the charging time constant. Also, in Figure 7, the order of pulses in vertical scanning lines B and C differs from field to field, but by changing the phase of pulses D, D2 for each field as shown in Figure 9, the phases can be made the same. I can do it.

なお、本発明は、第１図に示したＭＯＳ型団体撮像装置
の他にも、ＣＴＤ（電荷移送素子）を１部もしくは全体
に用いた固体撮像装置にも適用できることは明らかであ
る。It is clear that the present invention can be applied not only to the MOS group imaging device shown in FIG. 1 but also to a solid-state imaging device using a CTD (charge transfer device) in part or in its entirety.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の固体撮像装置の概略を示す略回路図、第
２図は従来のィンタレース回路を示す回路図、第３図は
インターレース走査方式における各パルスを示すパルス
タイミングチャート、第４図はフリッカ現象を説明する
ための固体撮像装置の部分回路図、第５図は第４図とと
もにフリッカ現象を説明するパルスタイミングチャート
、第６図は本発明の固体撮像装置の実施例に係わるィン
タレース機構を示す回路図、第７図は第６図における各
パルスを示すパルスタイミングチャート、第８図は本発
明の固体撮擬装層の他の実施例に係わるィンタレース機
構を示す回路図、第９図はパルスＤ，，Ｄ２の他の例を
示すパルスタイミングチャートである。 １…・・・ホトダイオード、２・・・・・・垂直スイッ
チ用ＭＯＳＦＥＴ、３・・・・・・水平スイッチ用ＭＯ
ＢＦＥＴ、４…・・・垂直走査回路、５・・…・水平走
査回路、６・…・・垂直走査線（Ｖ，，Ｖ２，………Ｖ
ｉ＋，，Ａ，Ｂ，Ｃ，０，Ｅ，Ｆ………）、７……垂直
信号出力線、８……水平走査線、９……水平信号出力線
、１０…・・・信号出力端子、１１…・・・出力負荷抵
抗、１２・・・・・・ビデオ電圧源、２２……フィール
ド功替用ＭＯＳＦＥＴ、６０・・…・ゲート用ＭＯＳＦ
ＥＴ、８０……ブートストラツプ容量、Ｆ，，Ｆ２……
フィールド切替パルス、Ｖ，，Ｖ２，Ｖ３，Ｖ４・・…
・垂直走査回路出力パルス、Ｄ，，Ｄ２・・・・・・ゲ
ート用ＭＯＳＦＥＴの駆動パルス。 東ー図 鰭２図 兼３図 繁子図 髪ゞ図 衆６図 粥つ図 衆８図 兼？図Fig. 1 is a schematic circuit diagram showing the outline of a conventional solid-state imaging device, Fig. 2 is a circuit diagram showing a conventional interlace circuit, Fig. 3 is a pulse timing chart showing each pulse in the interlaced scanning method, and Fig. 4 is a circuit diagram showing an outline of a conventional solid-state imaging device. FIG. 5 is a partial circuit diagram of a solid-state imaging device for explaining the flicker phenomenon, FIG. 5 is a pulse timing chart for explaining the flicker phenomenon together with FIG. 4, and FIG. 6 is an interlace mechanism according to an embodiment of the solid-state imaging device of the present invention. 7 is a pulse timing chart showing each pulse in FIG. 6, FIG. 8 is a circuit diagram showing an interlacing mechanism according to another embodiment of the solid-state imaging layer of the present invention, and FIG. 9 is a pulse timing chart showing each pulse in FIG. It is a pulse timing chart which shows another example of D,,D2. 1... Photodiode, 2... MOSFET for vertical switch, 3... MO for horizontal switch
BFET, 4... Vertical scanning circuit, 5... Horizontal scanning circuit, 6... Vertical scanning line (V,, V2,...... V
i+,,A,B,C,0,E,F......), 7...Vertical signal output line, 8...Horizontal scanning line, 9...Horizontal signal output line, 10...Signal output terminal , 11... Output load resistance, 12... Video voltage source, 22... Field switching MOSFET, 60... Gate MOSF
ET, 80...bootstrap capacity, F,, F2...
Field switching pulse, V,, V2, V3, V4...
- Vertical scanning circuit output pulse, D,, D2... Drive pulse for gate MOSFET. East figure fin 2 figures and 3 figures Shigeko figure hair figures 6 figures porridge figure 8 figures? figure

Claims (1)

【特許請求の範囲】 １ 同一半導体基体に二次元状に配列された複数個のホ
トダイオードと、該ホトダイオードの選択を行なう水平
スイツチ素子群、垂直スイツチ素子群と、水平スイツチ
素子および垂直スイツチ素子のそれぞれに走査パルスを
印加するための水平走査回路と垂直走査回路とを有し、
複数本の垂直走査線を選択して複数行の走査線の水平走
査を同時に行うインタレース走査機構を有する固体撮像
装置において、前記インタレース走査機構は、選択され
るべき複数本の垂直走査線のそれぞれに、水平帰線期間
にタイミングの異なる垂直走査パルスを印加する手段を
有してなることを特徴とする固体撮像装置。 ２ 上記インタレース走査機構は、各フイールド毎に選
択する垂直走査線の組み合わせを切替えるインタレース
回路と、該インタレース回路からの出力信号をゲート入
力とし、垂直走査回路の出力パルスと同期した互いに重
なり合わない複数相の駆動パルスによつて駆動される各
垂直走査線毎に設けられたゲート素子群からなるゲート
回路とを有してなることを特徴とする特許請求の範囲第
１項記載の固体撮像装置。 ３ 上記インタレース機構は、同時に２行の走査線の水
平走査を行い、上記インタレース回路は、上記垂直走査
回路を構成する単位回路の各段の出力に第１乃至第４の
スイツチ素子を接続し、該第１、第２のスイツチ素子の
組、および第３、第４のスイツチ素子の組みにそれぞれ
第１および第２のフイールド切換パルスを印加し、第１
フイールドでは第１および第２のスイツチ素子、第２フ
イールドでは第３および第４のスイツチ素子を、上記垂
直走査回路から時間順次に出力するパルスと上記フイー
ルド切換パルスを用いて動作させ、上記ゲート素子のゲ
ート入力用パルスを発生することを特徴とする特許請求
の範囲第２項記載の固体撮像装置。 ４ 上記第１乃至第４のスイツチ素子、ゲート素子、お
よび垂直スイツチ素子をＭＯＳ電界効果トランジスタで
構成したことを特徴とする特許請求の範囲第３項記載の
固体撮像装置。 ５ 上記第１乃至第４のスイツチ素子のそれぞれのソー
ス（ドレイン）を垂直走査回路を構成する単位回路のそ
れぞれ各段の出力に接続し、上記第１のスイツチ素子の
ドレイン（ソース）、第２、第３のスイツチ素子のドレ
イン（ソース）を、第４のスイツチ素子のドレイン（ソ
ース）を、上記単位回路の各段に対応するそれぞれ第１
行目、第２行目、第３行目の垂直スイツチ素子群のゲー
トに接続された垂直走査線の各ゲート素子のゲートに接
続し、上記第１乃至第４のスイツチ素子のゲートに前記
フイールド切換パルスを印加したことを特徴とする特許
請求の範囲第４項記載の固体撮像装置。 ６ 上記ゲート素子のドレイン（ソース）を駆動パルス
入力端子に接続し、ソース（ドレイン）を垂直走査線に
接続してなることを特徴とする特許請求の範囲第５項記
載の固体撮像装置。 ７ 上記ゲート素子のうち、奇数行の垂直走査線に接続
されたゲート素子のドレイン（ソース）は第１の駆動パ
ルス入力端子に接続され、偶数行の垂直走査線に接続さ
れたゲート素子のドレイン（ソース）は第２の駆動パル
ス入力端子に接続されてなり、前記第１、第２の駆動パ
ルスは互いに重なり合わないタイミングで入力すること
を特徴とする特許請求の範囲第６項記載の固体撮像装置
。[Scope of Claims] 1. A plurality of photodiodes arranged two-dimensionally on the same semiconductor substrate, a group of horizontal switch elements and a group of vertical switch elements that select the photodiodes, and each of the horizontal switch element and the vertical switch element. It has a horizontal scanning circuit and a vertical scanning circuit for applying a scanning pulse to the
In a solid-state imaging device having an interlaced scanning mechanism that selects a plurality of vertical scanning lines and simultaneously performs horizontal scanning of a plurality of rows of scanning lines, the interlaced scanning mechanism selects a plurality of vertical scanning lines. 1. A solid-state imaging device comprising means for applying vertical scanning pulses with different timings during a horizontal retrace period. 2 The above interlace scanning mechanism includes an interlace circuit that switches the combination of vertical scanning lines to be selected for each field, an output signal from the interlace circuit as a gate input, and a mutually overlapping circuit that is synchronized with the output pulse of the vertical scanning circuit. A solid state according to claim 1, further comprising a gate circuit comprising a gate element group provided for each vertical scanning line driven by drive pulses of a plurality of phases that do not match. Imaging device. 3. The interlacing mechanism horizontally scans two scanning lines simultaneously, and the interlacing circuit connects first to fourth switch elements to the outputs of each stage of the unit circuit constituting the vertical scanning circuit. and applying first and second field switching pulses to the first and second switch element sets and the third and fourth switch element sets, respectively, and
The first and second switch elements in the field and the third and fourth switch elements in the second field are operated using pulses sequentially output from the vertical scanning circuit and the field switching pulse, and the gate element 3. The solid-state imaging device according to claim 2, wherein the solid-state imaging device generates a gate input pulse. 4. The solid-state imaging device according to claim 3, wherein the first to fourth switch elements, the gate element, and the vertical switch element are composed of MOS field effect transistors. 5 The sources (drains) of the first to fourth switch elements are connected to the outputs of the respective stages of the unit circuits constituting the vertical scanning circuit, and the drains (sources) of the first switch elements and the second , the drain (source) of the third switch element, the drain (source) of the fourth switch element, and the drain (source) of the fourth switch element, respectively,
The field is connected to the gate of each gate element of the vertical scanning line connected to the gate of the vertical switch element group of the row, second row, and third row, and the field is connected to the gate of the first to fourth switch elements. 5. The solid-state imaging device according to claim 4, wherein a switching pulse is applied. 6. The solid-state imaging device according to claim 5, wherein the drain (source) of the gate element is connected to a drive pulse input terminal, and the source (drain) is connected to a vertical scanning line. 7 Among the gate elements mentioned above, the drain (source) of the gate element connected to the odd-numbered vertical scanning line is connected to the first drive pulse input terminal, and the drain (source) of the gate element connected to the even-numbered vertical scanning line is connected to the first drive pulse input terminal. (source) is connected to a second drive pulse input terminal, and the first and second drive pulses are input at timings that do not overlap with each other. Imaging device.