JPS6058632B2 - Synthesizer television channel selection device - Google Patents

Description

【発明の詳細な説明】 本発明は、順次選局形（サーチ選局形）のシンセサイ
ザ方式選局装置に関し、テレビジョン信号の垂直同期信
号の有無を特別な手段で行なうことによりテレビジョン
放送信号を受信したか否かを正確に検出することができ
るようにした装置を提供するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a sequential tuning type (search tuning type) synthesizer type tuning device, in which the presence or absence of a vertical synchronization signal of a television signal is determined by special means. An object of the present invention is to provide a device that can accurately detect whether or not a message has been received.

第１図は、シンセサイザ方式の選局装置の基本的な構
成を示すブロック線図であり、米国特許第４０２５９５
３号明細書に示されている。FIG. 1 is a block diagram showing the basic configuration of a synthesizer type channel selection device, and is disclosed in US Pat. No. 402,595.
It is shown in the specification of No. 3.

まず、この基本構成について説明する。第１図において
、１は高周波増幅器、２は混合器、３は中間周波増幅器
、４は映像増幅器、５は陰極線管であり、通常のテレビ
ジョン受像機を構成している。チューナの電圧制御形の
局部発振器６、プリスケーラ７、第１プログラマブル分
周器８、位相比較器９、低域ろ波器１０によつてフエイ
ズロツクドループ（ＰＬＬ）回路が構成されており、局
部発振器６の出力は混合器２に加えられている。 位相
比較器９には基準発振器１１の周波数を第２プログラマ
ブル分周器１２で分周したものが加えられ、第１プログ
ラマブル分周器８にはチヤンネル番号カウンタメモリ１
３から出力されたチャンネル番号信号をコード変換器１
４で各チャンネル用の分周比設定用信号にコード変換し
たものが加えられている。First, this basic configuration will be explained. In FIG. 1, 1 is a high frequency amplifier, 2 is a mixer, 3 is an intermediate frequency amplifier, 4 is a video amplifier, and 5 is a cathode ray tube, which constitute a normal television receiver. A phase-locked loop (PLL) circuit is configured by the tuner's voltage-controlled local oscillator 6, prescaler 7, first programmable frequency divider 8, phase comparator 9, and low-pass filter 10. The output of oscillator 6 is applied to mixer 2. A frequency obtained by dividing the frequency of a reference oscillator 11 by a second programmable frequency divider 12 is added to the phase comparator 9, and a channel number counter memory 1 is added to the first programmable frequency divider 8.
The channel number signal output from 3 is sent to code converter 1.
4, the code-converted signal is added to the division ratio setting signal for each channel.

１５はチャンネル表示器である。15 is a channel indicator.

チャンネル番号カウンタメモリ１３で或るチャンネルが
指定されると、コード変換器１４の出力が変化しプログ
ラマブル分周器８の分周比がチャンネルに応じて変化す
る。When a certain channel is specified in the channel number counter memory 13, the output of the code converter 14 changes and the frequency division ratio of the programmable frequency divider 8 changes depending on the channel.

位相比較器９には基準発振器１１の出力を分周したもの
が加えられており、この周波数にプログラマブル分周器
８の出力の周波数が一致するようにＰＬＬ回路が動作す
る。この結果、局部発振器６の発振周波数が変化し、指
定されたチャンネルに応じた局部発振周波数が混合器２
に加えられて選局が行なわれることになる。チャンネル
の指定方式は２種類あり、その１つはチャンネル指定用
のキーボード等の直接指定スイッチ１６からチャンネル
番号カウンタメモリ１３に直接所望の選局チャンネルの
番号信号が入力される場合である。A frequency-divided output of the reference oscillator 11 is added to the phase comparator 9, and the PLL circuit operates so that the frequency of the output of the programmable frequency divider 8 matches this frequency. As a result, the oscillation frequency of the local oscillator 6 changes, and the local oscillation frequency corresponding to the specified channel changes to the mixer 2.
In addition to this, channel selection will be performed. There are two types of channel designation methods, one of which is a case where the number signal of the desired channel selection is input directly to the channel number counter memory 13 from a direct designation switch 16 such as a keyboard for channel designation.

この楊合にはそのチャンネル番号信号が直ちにコード変
換器１４で変換されてその指定チャンネルが選局される
。もう１つは順次選局指定スイッチ１７から順次選局指
定用の信号が入力される場合である。At this time, the channel number signal is immediately converted by the code converter 14 and the designated channel is selected. The other case is when a signal for specifying sequential channel selection is input from the sequential channel selection designation switch 17.

この入力はアップ方向信号とダウン方向信号とがあるが
、いずれの場合にもこの信号が入力されるとパルス発生
回路１８からパルスが自動的に次々に発生され、これが
チャンネル番号カウンタメモリ１３に加えられて、アッ
プ方向信号であるかダウン．方向信号であるかに従つて
そのカウンタメモリ１３におけるチャンネル番号信号が
１チャンネル分づつ変化される。このために、第１プロ
グラマブル分周器８での分周比も１チャンネル分づつ変
化させられ、チューナにおいて順次１チャンネルづ！つ
隣りのチャンネルに移るような順次選局動作がなされる
。そして、後述の受信検出回路からテレビジョン放送信
号を受信した信号が発生されてパルス発生回路１８での
パルス発生が停止されるまでこの動作がくり返され、結
局、アップ方向もし−くはダウン方向で次に信号が受信
されるチャンネルで停止するように順次選局動作が行な
われる。次に、そのチャンネルで放送信号が受信したか
否かを検出する部分について説明すると、１９は搬送波
検出回路、２０は垂直同期信号検出器、２１は比較制御
論理回路であり、所定電界強度以上の放送信号を受信し
た場合には搬送波検出回路１９から検出出力が発生され
、かつ垂直同期信号検出回路２７からも検出出力が発生
されるので、比較論理回路２１では両検出出力が発生さ
れたときにパルス発生回路１８を停止させてそのチャン
ネルの選局状態に入る。放送信号が存在しないときには
次のチャンネルに移動するようにパルス発生ノ回路１８
を連続制御する。本発明は、このような装置において、
垂直同期信号検出回路２０として垂直同期信号の有無を
正確に検出することのできるようにしたものを提案する
ものであり、以下、その一実施例について第２図に詳細
に示して説明する。This input has an up direction signal and a down direction signal, but in either case, when this signal is input, pulses are automatically generated one after another from the pulse generation circuit 18, and these pulses are added to the channel number counter memory 13. whether it is an up direction signal or a down direction signal. Depending on whether it is a direction signal or not, the channel number signal in the counter memory 13 is changed by one channel. For this reason, the frequency division ratio in the first programmable frequency divider 8 is also changed by one channel at a time, and the tuner sequentially changes the frequency division ratio by one channel at a time! Tuning operations are performed sequentially, such as moving to an adjacent channel. This operation is repeated until a signal that has received a television broadcast signal is generated from a reception detection circuit (to be described later) and the pulse generation circuit 18 stops generating pulses. The channel selection operation is performed sequentially so as to stop at the channel where the next signal will be received. Next, we will explain the part that detects whether or not a broadcast signal has been received on that channel. 19 is a carrier wave detection circuit, 20 is a vertical synchronization signal detector, and 21 is a comparison control logic circuit. When a broadcast signal is received, the carrier detection circuit 19 generates a detection output, and the vertical synchronization signal detection circuit 27 also generates a detection output, so the comparison logic circuit 21 detects The pulse generating circuit 18 is stopped and the channel selection state is entered. A pulse generation circuit 18 is configured to move to the next channel when there is no broadcast signal.
Continuously control. The present invention provides, in such a device,
A vertical synchronization signal detection circuit 20 that can accurately detect the presence or absence of a vertical synchronization signal is proposed, and one embodiment thereof will be described in detail below with reference to FIG.

この装置においては、まず映像回路４中の同期分離回路
でテレビジョン信号から分離した複合同期信号を抵抗２
２とコンデンサ２３とからなる第１の積分回路２４で積
分して垂直同期信号Ａを取り出し、さらに第１のレベル
検出回路２７に加えて、抵抗２５，２６で設定した点線
の如き所定レベルと比較し、所定レベル以上の信号のみ
をＢのように取り出す。In this device, first, a composite sync signal separated from a television signal is sent to a resistor 2 by a sync separation circuit in a video circuit 4.
2 and a capacitor 23 to extract the vertical synchronizing signal A, which is then added to the first level detection circuit 27 and compared with a predetermined level as indicated by the dotted line set by resistors 25 and 26. Then, only signals above a predetermined level are extracted as shown in B.

さらにこれを抵抗２８とコンデンサ２９とで構成した第
２の積分回路３０て積分してその高域成分を除去し、Ｃ
のような低域成分のみの信号とする。次いで、この信号
Ｃを第２のレベル検出回路３１に加えて点線の如き所定
レベル以上の垂直同期信号の部分のみをＤのように抽出
して取り出す。この垂直同期信号Ｄはゲート回路３２に
加えるとともにタイマー回路３３に加え、ゲート回路３
２では、順次選局指定スイッチ１７が操作された後に発
生された最初の垂直同期信号Ｄでタイマー回路３３をト
リガする。タイマー回路３３ではそのように所定時間幅
たとえば約２．唾直期間のパルス幅のゲートパルスを発
生してその期間のみゲート回路３２を開いて垂直同期信
号をカウンタ３４に加える。カウンタ３４ではこの期間
に垂直同期信号を所定個数（ここでは１個あるいは２個
とする）以上計数したときにのみ検出出力を発生して、
比較論理回路２１に供給する。このように構成すること
により、Ａで示した垂直同期信号中に雑音Ｎが混入して
いて信号Ｂにこれがあられれるような場合にも、第２の
積分回路３０でこれを除去することができ、正確に垂直
同期信号を検出することができ、テレビジョン信号の受
信を正確に検出することができるものである。以上詳述
したように、本発明によればテレビジョン信号中の垂直
同期信号の有無を正確に検出することができ、順次選局
時の制御を正確にすることができるものである。Furthermore, this is integrated by a second integrating circuit 30 composed of a resistor 28 and a capacitor 29, and its high frequency component is removed.
A signal containing only low-frequency components such as Next, this signal C is applied to the second level detection circuit 31, and only the portion of the vertical synchronization signal having a predetermined level or higher as shown by the dotted line is extracted as shown in D. This vertical synchronizing signal D is applied to the gate circuit 32 and also to the timer circuit 33.
2, the timer circuit 33 is triggered by the first vertical synchronization signal D generated after the channel selection designation switch 17 is sequentially operated. In the timer circuit 33, the predetermined time width, for example, approximately 2. A gate pulse having a pulse width equal to the salivary period is generated, the gate circuit 32 is opened only during that period, and a vertical synchronizing signal is applied to the counter 34. The counter 34 generates a detection output only when it counts a predetermined number of vertical synchronization signals (one or two in this case) or more during this period.
It is supplied to the comparison logic circuit 21. With this configuration, even if noise N is mixed in the vertical synchronization signal indicated by A and appears in signal B, it can be removed by the second integration circuit 30. , the vertical synchronization signal can be accurately detected, and the reception of the television signal can be accurately detected. As described in detail above, according to the present invention, it is possible to accurately detect the presence or absence of a vertical synchronization signal in a television signal, and it is possible to accurately control the sequential channel selection.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明のシンセサイザ方式テレビジョン選局装
置の基本構成を示すブロック線図、第２図は同装置の要
部の詳細な回路図である。 ６・・・局部発振器、７・・・プリスケーラ、８・・・
第１プログラマブル分周器、９・・・位相比較器、１０
・・低域ろ波器、１１・・・基準発振器、１３・・・チ
ャンネル番号カウンタメモリ、１７・・・順次選局指定
スイッチ、１８・・・パルス発生回路、１９・・・搬送
波検出回路、２０・・・垂直同期信号検出回路、２１・
・・比較論理回路、２４・・・第１の積分回路、２７・
・・第１のレベル検出回路、３０・・・第２の積分回路
、３１・・・第２のレベル検出回路、３２・・・ゲート
回路、３３・・タイマー回路、３４・・・カウンタ。FIG. 1 is a block diagram showing the basic configuration of a synthesizer type television channel selection device of the present invention, and FIG. 2 is a detailed circuit diagram of the main parts of the device. 6... Local oscillator, 7... Prescaler, 8...
First programmable frequency divider, 9...phase comparator, 10
...Low-pass filter, 11...Reference oscillator, 13...Channel number counter memory, 17...Sequential tuning designation switch, 18...Pulse generation circuit, 19...Carrier wave detection circuit, 20... Vertical synchronization signal detection circuit, 21.
... Comparison logic circuit, 24... First integration circuit, 27.
...First level detection circuit, 30...Second integration circuit, 31...Second level detection circuit, 32...Gate circuit, 33...Timer circuit, 34...Counter.

Claims (1)

【特許請求の範囲】[Claims] １ チューナ用の電圧制御形の局部発振器と、この局部
発振器の発振出力を分周するプログラマブル分周器と、
このプログラマブル分周器の分周出力と基準発振器の分
周出力とを位相比較する位相比較器と、この位相比較器
の比較出力を平滑し発振周波数制御電圧として上記局部
発振器に印加する低域ろ波器と、上記プログラマブル分
周器における分周比を順次切換えて受信チャンネルを順
次切換えるチャンネル番号カウンタメモリおよびその制
御回路と、上記チューナの出力信号中の垂直同期信号を
検出して所定のテレビジョン放送信号を受信したときに
検出出力を発生し上記チャンネル番号カウンタメモリの
切換動作を停止させる垂直同期信号検出回路と、上記チ
ューナの出力信号を検波し信号処理して陰極線管に供給
し画像を映出する映像回路とを備えるとともに、上記垂
直同期信号検出回路として、同期分離した複合同期信号
を積分して垂直同期信号を分離抽出する第１の積分回路
と、この第１の積分回路の出力の垂直同期信号の所定レ
ベル以上の部分のみを取り出す第１のレベル検出回路と
、この第１のレベル検出回路の出力信号を積分してその
高域成分を除去する第２の積分回路と、この第２の積分
回路の出力信号の所定レベル以上の部分のみを取り出し
て垂直同期信号のみを抽出する第２のレベル検出回路と
、この第２のレベル検出回路の出力の垂直同期信号を一
定時間計数して所定回数以上存在するときに検出出力を
発生するカウンタとを備えたことを特徴とするシンセサ
イザ方式選局装置。1. A voltage-controlled local oscillator for a tuner, a programmable frequency divider that divides the oscillation output of this local oscillator,
A phase comparator that compares the phases of the frequency division output of the programmable frequency divider and the frequency division output of the reference oscillator, and a low-frequency filter that smoothes the comparison output of this phase comparator and applies it to the local oscillator as an oscillation frequency control voltage. a channel number counter memory and its control circuit that sequentially switches the frequency division ratio in the programmable frequency divider to sequentially switch reception channels; A vertical synchronization signal detection circuit that generates a detection output when a broadcast signal is received and stops the switching operation of the channel number counter memory, and a vertical synchronization signal detection circuit that detects the output signal of the tuner, processes the signal, and supplies it to the cathode ray tube to display the image. The vertical synchronization signal detection circuit includes a first integration circuit that integrates the synchronously separated composite synchronization signal to separate and extract the vertical synchronization signal, and an output video circuit of the first integration circuit. a first level detection circuit that extracts only a portion of the vertical synchronization signal that is higher than a predetermined level; a second integration circuit that integrates the output signal of the first level detection circuit and removes its high frequency components; A second level detection circuit extracts only the portion of the output signal of the second integration circuit that is at a predetermined level or higher and extracts only the vertical synchronization signal, and the vertical synchronization signal output from the second level detection circuit is counted for a certain period of time. 1. A synthesizer-type channel selection device comprising: a counter that generates a detection output when a signal exists a predetermined number of times or more.