JPS6057727A - 角度変調されたアナログ信号を復調し、かつデイジタル信号に変換する装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、角度変調された信号を復調し、かつアナログ
・ディジタル変換するための装置に関する。

従来の技術および発明が解決しようとする問題点高速の
集積回路が出現したことによシ、アナログ信号をディジ
タル領域に変換して処理することが盛んになシつつある
。これは、ディジタル回路が、構成要素の経年変化に関
して本質的に安定していることによる。従って、アナロ
グ・ディジタル変換器（以下、ＡＤ変換器という。）に
対する需要があシ、ディジタル処理すなわち２進処理を
実行するために、時間で変化する信号の振幅をパルス符
号変調（以下、ＰＣＭという。）形式に変換するために
利用可能な各種のＡＤ変換器がある。

しかしながら、アナログ信号が角度変調された信号、例
えば周波数変調（以下、ＦＭという。）された信号もし
くは位相変調（以下、ＰＭというＱ）された信号の場合
、復調されたＰＣＭ信号の得られることが望ましく、先
ず、アナログのＦＭもしくはＰＭ信号をＰＣＭ信号に変
換し、次いで、ＦＭ−ＰＣＭもしくはＰ　Ｍ　−ＰＣＭ
信号を復調することは、都合の悪いことである。従うて
、ＦＭ＝ＡＤ変換器もしくはＰＭ−ＡＤ変換器と復調回
路とが一体化されたものが望ましい。

このようなデバイスの一例が、゛ディジタルＦＭ弁別器
”　（Ｄｉｇｉｔａｌ　ＦＭ　Ｄｉｓｃｒｉｍｉｎａｔ
ｏｒ）という名称の米国特許第３，５４８，３２８号明
細書にアイ・ピー・ブレイクス（１，Ｐ−Ｂｒｅｉｋｓ
ｓ）氏によシ開示されている。ブレイクス氏の装置は、
ＦＭ信号を制限し、その期間を利用してカウンタを作動
的に制御するものである。均一な周波数のクロック信号
からの・ぐレスを、ＦＭ信号の各期間中計算し、固定の
計数値と比較して、ＦＭ入力信号中に含まれている情報
を表わすＰＣＭ信号を正規化形式で決定、するものであ
る。この種のＦＭ弁別器の場合、適当な解像度を得よう
とすると、復調しなければならないＦＭ信号よシも少な
くとも２桁大きい周波数を有するクロック信号が必要で
ある。このため２つの問題点が生じる。。１つは、局在
化した無線周波妨害が発生すること、もう１つは、カウ
ンタ等の処理速度をクロック周波数の処理速度まで引き
上げなければならないことである。本発明は、高い周波
数クロックによって生じるこれらの問題点を取シ除くこ
とである。

問題点を解決するための手段 本発明は、角度変調された入力信号を復調し、かつアナ
ログ・ディジタル変換するための装置であって、入力信
号の連続する零交叉と固定の時間基準とを比較する原理
に基づいて動作する。本発明による装置は、漸次大きく
なる遅延時間を有する複数の遅延要素および複数の一致
検出器を含んでいる。情報信号によって角度変調された
アナログ信号である入力信号は、正および負の零交叉に
対して一定の持続時間の幅の狭い出力パルスを発生ずる
ノＲルス発生手段に供給される。この・母ルス発生手段
からのパルスは、遅延要素および各一致検出器の第１の
入力に供給される。遅延要素からの遅延された出力信号
は各一致検出器の第２の入力に供給される。一致検出器
はデコーダに接続される。このデコーダは、どの一致検
出器が信号を出力しているかを決定し、変調によって入
力信号にのせられている情報に対応するディジタル形式
の信号を発生する。

実施例 パルス発生器および２人力のアンドゲートを含む回路に
おいて、ノクルス発生器の出力端子を、アンドゲートの
第１の入力に直接接続し、かつアットダートの第２の入
力に遅延要素を介して接続するように構成することがで
きる。・ぐレス発生器によって発生されるパルスは、パ
ルス間の期間に比べて狭い一定幅を有するものとし、か
つパルス間の期間はランダムであると仮定する。連続す
る一対のパルスが遅延要素の遅延時間に等しい時間期間
だけ離れて発生する度に、一対の・ぞレス中の最初の・
やレスは、第２の・ぐレスの発生と同時に遅延要素から
発生する。従って、１つのパルスがアンドダートの２つ
の入力に供給されると、アンドゲートによって一致の持
続時間の聞出力・９）レスが発生される。従って、アン
ドグ９−トの出力は、２つのパルスが遅延要素の固定遅
延に等しい期間だけ離れていたことを示す。遅延要素お
よびアンドゲートの組合わせは、一定の期間だけ離れた
２つのパルスについての検出器である。漸増する遅延時
間を有する各遅延要素を使うようにして、遅延要素−ア
ンドダートのｎ個の組合わせを・ぐレス発生器に接続す
ることができる。

例えば、ｎの数が２５６であれば、２５６すなわち２８
の異なるパルス期間を２８のアンド回路によって検出す
ることができる。アンドゲートからの２８の出力がデコ
ーダ回路に供給されると、８ビ。

トのＰＣＭ符号を発生することができ、連続する各コー
ドワードは２つの・ぐレスの間の期間を表わす。

・ぐレス発生器がアナログ（例えば、制限された）信号
の零交叉に応答するワン・ショットである場合、デコー
ダの出力はアナログ信号の零交叉間の瞬時期間を２進形
式で表わした信号に対応するごとになる。

図を参照する場合、いくつかの図面中において同じ番号
の付与された要素は、本質的に同一の機能を有するもの
である。

第１図において、増幅され、クリップされた、アナログ
の角度変調信号が入方結線工０がら再トリガー可能なワ
ン・ショット１１の入力に供給される。ワン・ショット
１１は入力；信号が零交叉する度に（あるいは、クリッ
プされたＦＭ信号が遷移する度に）幅の狭いパルスを発
生する。ワン・ショット１１がらのパルスは遅延要素１
２および各アンドゲートの第１の入力に供給される。遅
延要素１２からの出力結線は各アットダート１３の第２
の入力に接続される。アンドダート１３の出力端子はデ
コーダ１４の各入力結線に結合される。

また、ワ／・ショット１１がらの出力・ぐルスはデコー
ダ１４のラッチンダ入カｃＬに供給されることがある。

例えば、零交叉の間、出力端子１５のＰＣＭ出力を安定
に保持するために、デコーダ１４のラッチに出力を供給
することが望ましい場合がある。

入力信号の零交叉の間には、最小の持続期間τｍ１ｎ−
τ０が存在する。この期間によシ、τ。で表わされる第
１の遅延要素の遅延期間が決定される。

次に大きな遅延要素τｌは、τ０＋τの遅延を有する。

ここで、τは通常τ０よシずっと小さな増分遅延であシ
、装置の解像度を決定する。その後に続く各遅延要素は
、τなる追加の増分遅延を含んで訃り、ｎ番目の遅延要
素τ。は、入力信号の零交叉の間の最大の区間τｍａｘ
に等しいτｏ＋ｎτの遅延を与える。

遅延要素に関する別の構成は、並列の遅延要素１２が増
分遅延Ｒτ（ここで、ＲはＲ番目の遅延要素に対応する
）だけを与えるように、遅延τ０を有する遅延要素をワ
ン・ショットの出力と直列に接続することによって得ら
れる。

７ｙ・ショット１１によって発生されるパルスの幅は、
デコーダ１４の個々の設計に従って設計される。しかし
ながら、一般に、該・ぐルスの持続時間は少々くとも増
分遅延、τの半分に等しくなければならない。さも無け
れば、パルスが短すぎて検出されず、アンドダート検出
器によって捕捉されないことがある。

デコーダ１４に入力されるアンドゲート１３がらの個々
の検出信号は、零交叉の間の増分遅延の数、Ｒに関連し
てお９、従って時間に関連している。零交叉間の実際の
期間はτｏ＋Ｒτである。また、最小遅延τ０は、零交
叉間の期間が（Ｓ十Ｒ）τとなるように、増分遅延の成
る数、Ｓによって表わすことができる。周波数変調入力
信号の場合、ＦＭ搬送波を変調する情報信号は、ＦＭ信
号の瞬時周波数に関連している。信号の零交叉の間の期
間は、信号の瞬時周波数の逆数であるから、情報信号に
関連する（　Ｓ＋Ｒ）の逆数である。デコーダ１４によ
って発生される出力信号が復調された情報信号を表わす
場合は、デコーダ１４は、検出信号を発生するＲ番目の
アンドダートに対して（Ｓ＋Ｒ）の逆数の値に関連付け
られる信号を出力しなければならない。（Ｓ＋Ｒ）の逆
数は、因数１／τにょってスケールされ、τ　−１８間
の差のＡに関連ｍａｘ　ｍｔｎ する量だけオフセットされた復調信号である。位相変調
入力信号の場合、位相変調搬送波を変調する情報信号は
、ＰＭ信号の瞬時位相に関連している。零交叉（瞬時周
波数）の間の期間の逆数および搬送波の周波数間の差の
時間に渡っての積分は情報信号に関連している。デコー
ダ１４の出力が復調された情報信号を表わす場合、デコ
ーダ１４は、瞬時周波数および搬送波周波数の間の差の
積分である信号を出力しなければならない。

ここでの説明の残シの部分では、ＦＭ復調器およびＡＤ
変換器について説明する。ＰＭ復調器およびＡＤ変換器
についても同様に構成することができる。

（Ｓ−）−Ｒ）の逆数を発生するのに必要なデコーダは
、プログラムされたロジック・アレー（ＰＬＡ）として
知られる型式のものでよい。あるいは、デコーダ１４は
、優先エンコーダ１６およびＲＯＭ１７を含んでいるも
のでもよい。優先エンコーダ１６は　２ｎの入力結線に
対してｎビットのＰＣＭ出カコ−ドを発生し、瞬時印加
の場合、２進の表現形式の信号Ｒを発生する。その後、
優先工／コーダ１６のＰＣＭ出力は、ＲＯＭ　１７のア
ドレス入力に結合される。ＲＯＭ　１７は、アドレス入
力における値と値Ｓの和の逆数に対応する２進の表現形
式の信号出力を発生するようにプログラムされている。

さらに、ＲＯＭ１７は、信号もしくはシステムの非線形
性を補償するために非線形にプログラムされることがあ
る。

第２図および第３図を参照しながら装置の動作について
説明する。第２図において、波形Ａは、レベルの遷移が
零交叉に対応する、制限もしくはクリップされたＦＭ波
形に対応する。便宜上、零交叉間の最大期間τｍａｘお
よび最小期間が互いに隣接して示されているけれども、
実際には帯域幅の制限のため、このような状態は発生し
ない。波形Ａの信号は、第１図のワン・ショット１１に
供給される。ワン・ショット１１は波形Ａの遷移に応答
し、波形Ｂに示される一定持続時間のパルスを発生する
。波形Ｂの信号は各遅延要素１２に供給される。波形Ｃ
，Ｄ、］１ｍは、遅延要素τ０．τｌ、τ２からの出力
信号にそれぞれ対応する。各遅延要素が、漸増する期間
の間供給信号を遅延させることが分る。波形には遅延要
素τの出力に対応し、τ。＋ｎτの信号遅延が生じてい
る。時間Ｔｏにおける波形Ａの遷移によって波形Ｂの・
ぐルスＰｌが発生される。

パルスＰ１は各遅延要素に供給され、各遅延要素からは
、例えば、波形Ｆに示されるようにパルスＰＩＲが発生
される。時間Ｔｌ＝τ　＝τｏ＋ｎτにおいａｘ て、パルスＰｌｎが遅延要素τ。から発生される（波形
Ｋ）。時間Ｔ１において、波形Ａの第２番目の遷移が生
じ、次の・々ルスＰ２が発生される（波形Ｂ）。

パルスＰ２および遅延要素τ。からのＰｌｎは同時に発
生し、このため遅延要素ガに結合されているアンドグ８
−トの出力状態が変えられ、検出が登録される。波形Ｃ
，Ｄ、Ｅ、Ｆ、Ｇ、Ｈ，ＩおよびＪで示されるパルスＰ
ＩＲはそれぞれの遅延要素をすでに通過し、一方、各ア
ンドゲートの一方の入力に結合される波形Ｂは低い状態
にあるから、これらの遅延要素に結合されたアンドゲー
トからは検出信号は発生されない。

遅延要素τ。に結合されるアンドゲートからの信号に応
答するデコーダエ４は、ｎＯ数に関連している信号を出
力する。第２図に破線で示されるように、波形Ｂのパル
スＰ２が時間Ｔｌに先立って発生すると、中間の遅延要
素、例えば、波形ＦのパルスＰＩＲからの遅延・ぐルス
と一致する。

各遅延要素に供給される・やルスＰ２は゛、各遅延要素
からのパルスＰ２Ｒとして存在する。さらに、τ　＝τ
０秒後、波形Ａの遷移によって、波形Ｂのｌｎ パルスＰ３が発生する。パルスＰ３は遅延要素τ０から
発生されパルスＰ２１と同時に発生する。遅延要素τ０
に結合されたアンドゲートは、最小遅延期間、すなわち
、零の増分遅延に関連している２進値を出力する。・ぐ
ルスＰ３が発生した時、以下に続く全ての遅延段を伝搬
するパルスＰ２は、各出力で利用可能な状態になってい
ないことに注意しなければならない。壕だ、波形Ａの３
つの零交叉遷移が接近して発生し、波形Ｂの連続する３
つの・ぐルス（ｐ２１　Ｐ３　＋　Ｐ４）が発生すると
、２つのノぐルス（波形ＦのＰ２Ｒおよび波形ＣのＰ３
１）が第３の・ぐルス（波形ＢのＰ４　）の発生と同時
に別々の遅延段に同時に存在する。この例では、二重の
検出（Ｐ４とＰ３１）および（Ｐ４とＰＡＲ）があシ、
Ｐ４とＰ２Ｒは誤った結果を発生する。第４図の回路を
参照しながら、この問題点の回避について以下に説明す
る。

別の構成においては、二重検出を効果的に利用すること
ができる。ワン・ショットの・ぐルス幅対期間τを適当
に比例配分することによって、隣接する検出回路を同時
に作動させることができる。・ぐルスが矩形で、その幅
が３τ／４であるとする。連続する遅延要素からの・ぐ
ルスはτ／４だけ離れているものとする。従って、ワン
・ショットからの後τ／４の増分範囲にわたって生ずる
前縁を有する後間に生ずる後者の・ぐルスの前縁につい
ては、Ｒ番目および（Ｒ−１）番目の検出ダートの両方
が作動する。Ｒ番目の遅延に対して、τ／４および３τ
／４の範囲にわたって生ずる後者のパルスの前縁につい
ては、Ｒ番目および（Ｒ＋１）番目の検出ダートが作動
する。隣接する検出要素からの検出信号の同時発生を解
読するデコーダを適当に設計することによシ、ｎ個のダ
ート・システムの解像度を（２ｎ−１）個の遅延要素シ
ステムの解像度にまで増強することができる。

第３図において、ＦＭと付された上方の波形は、零交叉
間の期間が線形に増加して減少する任意のＦＭ波形であ
る。τ０と付された最初の期間が最小期間であるとする
。期間τ０が１０の増分遅延に等しく選ばれ、すなわち
、τｏ−１０τで、零交叉間の期間は５τなる増分だけ
増加される。対称的に線形増加および減少する期間を有
するＦＭ信号についての変調信号は、双曲線で１／τに
比例する。乙の信号は、変調信号と付された破線で示さ
れる。

零交叉間の増加分が、Ｒと付された数の行にての単位で
並べられている。行Ｒのすぐ下の行は、増分遅延の単位
、Ｒおよびτ０によって与えられる固定遅延の単位、５
＝１０の和である。和（Ｒ＋Ｓ）の逆数は、１／（Ｒ＋
Ｓ）と付された行に並べられた数である。任意の定数、
例えば５００を掛けた値がＰＣＭアナログと付された波
形によって図式的に示されておシ、変換器に供給される
波形、ＦＭに対して５００だけ拡大されたデコーダの出
力を表わす。変調信号がサンプルされたデータＰＣＭの
アナログ信号の包絡線を近似していることが分る。ある
期間に対応する値が、次の期間の間に発生されるから、
ＰＣＭアナログ信号は右側にスキー−している。さらに
、あるサンプルの値の持続時間が、次の期間によって決
定されるから、周波数の歪みがわずかにある。この後者
の歪みはＰＣＭの出力データを一定周波数でサンプリン
グし、補間するかあるいは幾つかの値にわたって各位を
パ平均化する″ことによって減少させることができる。

第４図は、第１図に示される変換器の一変形例で、増分
遅延を発生させるための特別の装置を含んでいる。変換
されるＦＭ信号は、ワン・ショッ入 トのパルス発生器１１の中力結線１ｏに供給される。ワ
ン・ショットの出力は結線２０を介して遅延要素２１、
ア／ドグート２３およびデコーダ２５に供給される。遅
延要素２１は、ＦＭ信号の零交叉間の最小期間に等しい
遅延τ。を発生する。

遅延要素２１の出力は、論理ゲート２２ａの入力に供給
される。論理グー）２２ａは＼例えば＼簡単なバッファ
もしくはオアゲート、あるいは入力が一緒に結ばれたア
／ドグート等であって、その入力および出力結線間に〒
定の遅延期間（従来、伝搬もしくはケゞ−ト遅延として
知られている）を有する。同様なゲート２２ｂ〜２２ｎ
がダート２２ａに縦続接続され、各ダートは同様なケゝ
−ト遅延期間を有する。この例の場合、ケゝ−ト要素２
２ａ、２２ｂ等のダート遅延は、変換器の解像度を決定
する増分遅延τである。ケ゛−ト２２の縦続接続構成に
より、各ダートは遅延要素２１に供給される・ぐルスに
順次追加の遅延を与える。遅延要素２１、ゲート２２ａ
、２２ｂおよび２２ｎの出力結線における遅延期間は、
それぞれτｏ１τ０＋τ、τｏ＋２τおよびτｏ＋ｎτ
である。

伝搬もしくはダート遅延は、装置を製造するために使わ
れる技術に関連している。例えば、ノＺイポーラのエミ
ッタ結合装置の場合、ダート遅延は１ナノ秒以下である
。ＣＭＯ８技術の場合、１０ナノ秒（高速技術）のダー
ト遅延および３０ナノ秒（標準技術）のダート遅延が典
型的な値である。

いずれの場合でも、回路に印加される電源電位を変えた
シ、ダートに関係付けられる内部もしくは外部容量を変
化させることによって伝搬速度を変えることができる。

このため回路の解像度に対して、成る程度のプログラム
可能性すなわち適に；　？１ｉＩＩ御を与えることがで
きる。第４図において、ケゞ−ト遅延のプログラム可能
性は、可変のケ゛−ト電源２８によって示される。単一
のシリコ／・夕ゞイに集積化される場合、ダートからダ
ートまでの遅延の均一性は数φ以内に保持させることが
できる。

再び第４図を参照すると、・ぐルス一致検出アットゲー
ト２３およびデコーダ２５０間に各オアゲートが入って
いる。これらのオアゲートは、ゲート２２によって発生
される増分遅延の合計が零交又聞の最小時間よシも大き
い場合に誤った読出しが行なわれないように挿入された
ものである。増分遅延の合計が最小の零交叉区間よシも
大きい場合、”ｒｒ＋ｉｎに近い期間を定める零交叉に
よって発生される連続する２つの・ぐルスが遅延段２２
を同時に通過することが可能である。次の・ぐルスが発
生すると、遅延段にある２つの・ぐルスによシアンドグ
ート２３の中の２つが検出信号を同時に発生する。

しかしながら、遅延段に入ってくる最後のパルスによっ
て正確な検出信号が発生されるから、遅延段に留まって
いる、よシ早く入ってきたパルスによって発生される検
出信号を無効にするための手段が設けられている。この
無効化を実現するための第１の方法は、ワン・ショット
に最も近い位置に配置されているアンドゲートの遅延に
等しい遅延およびそれよりも大きい遅延を表わす、デコ
ーダ２５への全ての入力信号によって一致を検出させ、
かつ検出信号を発生させることである。言い換えれば、
パルス一致を登録する最初の回路に先行する全ての検出
回路からのデコーダ入力信号を低い論理レベルに保持し
、以下に続く全ての検出回路からのデコーダへの入力信
号を強制的に高い論理レベルに保持する。

第４図において、最後を除くデコーダへの各入力信号（
最後を除く）は次に続く検出信号とオアがとられる。従
って、一致を登録するための第１のアンドゲートの検出
信号は以下に続く全てのデコーダ入力にオア入力として
とシ込まれるので全てのデコーダ入力が高い論理レベル
になる。デコーダ２５は、高い論理レベルを登録するデ
コーダへの最初（時間ではなくて位置）の入力信号に対
応するＰＣＭサンプルを出力するように設計されている
。しかしながら、零交又聞の最小期間がＦＭ信号の零交
又聞の最大期間のＡよシも太きければ、２つのパルスが
遅延要素を同時に通過する状態は決して発生しないこと
に注意すべきである。このような状態が発生すると、変
換器内にオーバーライド回路を入れる必要がない。

第４図において、デコーダ２５のＰＣＭ出力２６は補間
器２７に供給される。補間器２７は、ＦＭ搬送波の周波
数よシも大きい周波数のクロック信号φによシ固定周波
数でクロック制御される。補間器２７は、デコーダ２５
によって発生される、多数の、例えば４つのサンプルを
重み付はキし、合成して、固定周波数でその出力３０に
“平均化された″サンプルを発生する。補間は一次関数
でも良いし、二次関数あるいは他の多項式関数であって
もよい。補間に関する詳細な情報は、１９８１年３月発
行のプロイコディング・アイ・イー・イー・イー（Ｐｒ
ｏｃ−ＩＥＥＥ）　Ｖｏｌ、６９　、Ｎ［Ｌ３に掲載さ
れている、アール、イー・クロキール（Ｒ，Ｅ、Ｃｒｏ
ｃｈｉｅｒｅ）他によるパディジタル信号の補間および
抽出−指導レビュー”（Ｉｎｔｅｒｐｏｌａｔｉｏｎ　
ａｎｄ　Ｄｅｃｉｍａｔｉｏｎ　ｏｆ　Ｄｉｇｉｔａｌ
Ｓｉｇｎａｌｓ　−Ａ　Ｔｕｔｏｒｉａｌ　Ｒｅｖｉｅ
ｗ）と題する論文に記載されている。補間器は、続いて
の同期処理に使われる固定周波数サンプルを発生し、デ
コーダの出力サンプルによって定められる包絡線をなめ
らかにする傾向があり、出力応答を線形化する。

第５図は、本発明のもう１つの実施例であって、増分遅
延は、各タップ点４１　、４２　、　川に接続されたコ
ンデンサを有する抵抗から成るはしご形回路網によって
発生される。これは、第４図の遅延段２２に対応する。

１セクシヨン当シの遅延は、ＲＣの時定数によって定ま
る。コンデンサＣが電圧可変型のものである場合はコン
デンサに印加される直流バイアス、ｖＢＩＡｓを変化さ
せることによって増分の遅延時間を調節することができ
る。ＲＣ回路網は１反射を防止する特性イ／ビーダ／ス
（Ｚｏ）で整合されている。

遅延時間τ０を有する遅延要素４０がワン・ショット１
１およびＲＣ回路網２２間に接続されておシ、縦続接続
された多数の同様のＲＣ回路網で構成することができる
。あるいは、遅延要素４ｏは可変抵抗−容量回路で構成
することもできる。この場合、電界効果トランジスタ（
ＦＥＴ）　４９のチャネル抵抗は、そのダート電極、ソ
ース電極とドレイン電極との間のバイアス電位に依存し
、電圧可変抵抗として使われる。抵抗の変化は、ＦＥＴ
０ケ・−ト電位を調節することによって行なわれる。電
圧可変抵抗によって、可変の遅延τ０が与えられ、これ
によシ、異なる搬送波もしくは変調条件に対のＦＥＴ　
４４である。ＦＥＴ　４４の各ケゝ−ト電極はＲＣ遅延
回路網の各タップに接続され、各ソース電極は反転回路
４９を介してワン・、シヨ・ット１１に共通に結合され
ている。ＦＥＴ　４４の各ドレイン電極は、デコーダ４
７の入力端子に接続され、デコーダ４７は、この例では
、電流検出入力信号に応答するように設計されている。

ここで、ＦＥＴ　４４が、正のケゝ−トーンース電位に
応答してドレインーソース電流が流れるように動作する
Ｎ形のエンハンスメント装置であると仮定する。ワン・
ショットの出力電位が低い、すなわち、パルスとパルス
の間の区間中、反転回路４９の出力電位は高い。ＦＥＴ
　４４のソース電極に供給）呵れるこの高い電位によシ
、各トランジスタには負のグートーン−スミ位が発生し
、ドレイン電流は流れない。次の・ぐルスが発生すると
、反転回路の出力が低くなシ、また先のパルスが遅延要
素の１つから発生され、各トランジスタに正のケ゛−ト
・ソース電位が与えられ、デコーダ４７に検出電流信号
が与えられる。ＦＥＴ　４４のソース電極がデコーダの
入力結線に結合され、ワン・ショットがＦＥＴのドレイ
ン電極に結合されている場合には、反転回路４９は必要
でない。この構成の場合、ＦＥＴのドレインは、ノクル
スがワン・ショットによシ与えられる場合にのみドレイ
ン電流が流れるようにバイアスされている。従って、ワ
ン・ショットによって発生されつつあるパルスと同時に
各遅延要素から与えられるケゞ−ト・・やルスを有する
ＦＥ’ｒのみが導通し、デコーダに検出信号を供給する
。

第６図は、第５図のＲＣ回路網および検出ＦＥＴを図式
で表わしたものであシ、これらは集積回路形式で実現さ
せることができる。第６図において、抵抗Ｒは半導体の
ダイ上の誘電体の上に作られた連続のポリシリコン電極
５１で作られる。ポリシリコン（もしくは他の適当な耐
熱性電極）は、はんのわずかの導電性すなわち高い抵抗
性を示すようにわずかにドープされている。電極５１は
、電極がその上に作られる誘電体および半導体のダイに
関係付けられる長さにわたって固有の分布容量５５を有
する。その長さにわたる抵抗値５６は分布容量と同様に
均一にすることができる。従って、単位長にわたって、
縦続結線間に分路コンデンサを有する縦続接続された直
列抵抗の集中素子であるものと考えることができる。ド
レイン５３およびソース５２の拡散は、各ＦＥＴに対し
てケゞ−ト電極として動作するように、ポリシリコン電
極５１に隣接するシリコン・ダイに配置される。ソース
およびドレイン拡散の多数の対が、ポリシリコン電極に
沿って示されておシ、各々ＦＥＴを構成している。遅延
要素の抵抗は、ダート（ポリシリコン５１）電極に沿っ
てのＦＥＴの間隔によって定められる。容量は、基本的
に誘電体の厚さ、および電極５１９幅と長さの縦横比に
よって定められる。

各ソース拡散は、Ｉリシリコ／電極５１の一端に接触す
る低イノビーダンス導体５０を介してワン・ショットに
結合される。各ドレイン拡散は、それぞれの低インピー
ダンス導体５４によってデコーダに接続される。

増分遅延を実現するための更に別の方法は、転送媒体か
ら適当な箇所でタップされ、信号一致検出回路に供給さ
紅る信号を有する表面音響波（ＳＡＷ）現象を利用する
ことである。これは、通常のＳＡＷ材料として知られる
シリコンで実現することができる。しかしながら、シリ
コンの表面音響波現象を使えば、検出およびデコーダ回
路を同じ半導体基板上に集積化することができる。

【図面の簡単な説明】

第１図、第４図および第５図は、本発明を具体化するＦ
Ｍ−ディノタル変換器の一部をブロック図形式で、また
一部を略図形感・で表わした回路図である。第２図およ
び第３図は、第１図に示される実施例における各種の箇
所の時間応答を示す波形図である。第６図は集積回路形
式で実現される第５図の変換器の一部を詳細に示したも
のである。 １１・・・ワン・ショット、１２・・・遅延要素、１３
・・・アンドゲート、１４・・・デコーダ、１６・・・
優先エンコーダ、２１・・・遅延要素、２３・・・アン
ドゲート、２４・・・オアゲート、２５・・・デコーダ
、２７・・・補間器、４７・・・デコーダ。 第５ｂ図 第６図

Claims (1)

【特許請求の範囲】
1. （１）情報信号によって角度変調されたアナログ信号を
   復調し、かつアナログ・ディジタル変換するための装置
   であって、 前記アナログ信号の零交叉に応答して、前記零交叉間の
   期間に比べて幅の狭いパルスを発生させる手段と、 前記パルスに応答して該パルスを遅延させ、予め定めら
   れる増分だけ漸増する各遅延期間だけ遅延された、前記
   ノＲルスのレプリカを複数個発生させる手段と、 前記パルスおよび前記レプリカの各々に応答して、前記
   ・９ルスおよび前記レプリカが同時に発生すると検出信
   号を発生させる、複数個の・やルス一致検出手段と、 前記・ぐルス一致検出手段からの検出信号に応答して、
   前記情報信号に対応するデイノタル形式の信号を発生さ
   せるデコーダとを含んでいる、前記角度変調されたアナ
   ログ信号を復調し、かつアナログ・ディジタル変換する
   ための装置。