JPS605534U - program analyzer - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案によるプログラムアナライザを検査の対
象となるコンピュータシステムに接続した状態を示すブ
ロック図、第２図はアドレス比較回路の構成を示すブロ
ック図、第３図ａはオブジェクトプログラムが記述され
たメモリ３のメモリマツプ、第３図すはそのフローチャ
ート、第４図はプログラムアナライザの各部の波形を示
す波形図、第５図はヒストリメモリ２５の記憶内容を示
す図、第６図はヒストリメモリ２５のアドレスデータに
基づいて処理を行う場合のＣＰＵ１ｌの動作を示すフロ
ーチャート、第７図はメモリ１２のチェックポイントア
ドレステーブルを示す図である。 １・・・・・・コンピュータシステム、２．１１・・・
・・・ＣＰＵ、３．１２・・・・・・メモリ、１８・・
・・・・デコーダ、２０・・・・・・アドレス比較回路
、２１・・・・・・Ｄ型フリップフロップ、２２・・・
・・・オア回路、２３・・・・・・タイミングコントロ
ール回路、２５・・・・・・ヒストリメモリ、３１．３
２・・・・・・レジスタ、３３．３４・・・・・・比較
回路、３７　・−−−−−フリップフロップ。FIG. 1 is a block diagram showing the state in which the program analyzer according to the present invention is connected to a computer system to be inspected, FIG. 2 is a block diagram showing the configuration of an address comparison circuit, and FIG. 3 is a flowchart of the memory 3, FIG. 4 is a waveform diagram showing the waveforms of each part of the program analyzer, FIG. 5 is a diagram showing the stored contents of the history memory 25, and FIG. FIG. 7 is a flowchart showing the operation of the CPU 11 when processing is performed based on the address data of . FIG. 7 is a diagram showing the checkpoint address table of the memory 12. 1... Computer system, 2.11...
...CPU, 3.12...Memory, 18...
... Decoder, 20 ... Address comparison circuit, 21 ... D-type flip-flop, 22 ...
... OR circuit, 23 ... Timing control circuit, 25 ... History memory, 31.3
2...Register, 33.34...Comparison circuit, 37 -------Flip-flop.

Claims (2)

【実用新案登録請求の範囲】[Scope of utility model registration request] （１）　　中央演算装置と、該中央演算装置にパスライ
ンを介して接続されプログラムを記憶するメモリと、を
有するコンピュータシステムのプログラムを解析するプ
ログラムアナライザであって、前記被検査システムのデ
ータバスに接続され、その分岐命令を検出する命令デコ
ーダと、前記被検査システムにおいてオペレーションコ
ードを記憶する番地のアクセス時のタイミング信号を検
出するタイミングコントロール回路と、 前記タイミングコントロール回路の出力に基づいて前記
命令デコーダの出力を遅延させる手段を有し、前記被検
査システムの分岐命令と引き続く命令のアクセス時に出
力を出す読込信号発生手段と、 前記被検査システムが所定の開始アドレスをアクセスし
たときから所定の終了アドレスをアクセスするまでの間
前記読込信号発生手段を動作させるアドレス比較手段と
、 前記被検査システムのアドレスバスに接続され、前記読
込信号発生手段の出力に基づいてアクセスされるアドレ
スを記憶するヒストリメモリと、 前記ヒストリメモリに記憶されたアドレスデータに基づ
いて分岐命令による分岐の有無を判定する分岐判定手段
と、を具備することを特徴とするプログラムアナライザ
。(1) A program analyzer for analyzing a program of a computer system having a central processing unit and a memory connected to the central processing unit via a path line and storing a program, the program analyzer having a data bus of the system under test. an instruction decoder that is connected to detect the branch instruction; a timing control circuit that detects a timing signal when an address storing an operation code is accessed in the system under test; read signal generating means for delaying the output of a predetermined ending address from when the tested system accesses a predetermined starting address; address comparison means for operating the read signal generation means until accessing the read signal generation means; and a history memory connected to the address bus of the system under test for storing addresses accessed based on the output of the read signal generation means. A program analyzer comprising: branch determining means for determining whether or not a branch occurs due to a branch instruction based on the address data stored in the history memory. （２）前記アドレス比較手段は検査開始アドレス及び終
了アドレスを夫々設定する第１、第２の設定器と、該設
定器の設定値及び被検査システムによってアクセスされ
るアドレスを比較する第１、第２の比較器と、該第１の
比較器出力によ、ってセットされ、該第２の比較器出力
によってリセットされるフリップフロップと、を有する
ものであることを特徴とする実用新案登録請求の範囲第
１項記載のプログラムアナライザ。(2) The address comparison means includes first and second setters that respectively set the test start address and end address, and first and second setters that compare the set values of the setters and the addresses accessed by the system under test. 2 comparators, and a flip-flop that is set by the output of the first comparator and reset by the output of the second comparator. The program analyzer described in the scope of item 1.