JPH0573347A - Emulation device - Google Patents
Emulation deviceInfo
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- JPH0573347A JPH0573347A JP3231656A JP23165691A JPH0573347A JP H0573347 A JPH0573347 A JP H0573347A JP 3231656 A JP3231656 A JP 3231656A JP 23165691 A JP23165691 A JP 23165691A JP H0573347 A JPH0573347 A JP H0573347A
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- Japan
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- emulation
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- processor
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- Test And Diagnosis Of Digital Computers (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、エミュレーション装置
に係り、特にリアルタイムでエミュレーションを行うイ
ンサーキットエミュレータに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an emulation device, and more particularly to an in-circuit emulator that emulates in real time.
【０００２】マイクロプロセッサ応用装置の開発段階に
おいては、マイクロプロセッサ応用装置が異常動作をし
た場合、インサーキットエミュレータに提供されている
命令実行制御（ブレーク）や実行結果を記録する（リア
ルタイムトレース）等のエミュレーション機能を用いて
リアルタイムに解析する必要がある。In the development stage of a microprocessor application device, when the microprocessor application device operates abnormally, instruction execution control (break) provided to the in-circuit emulator and recording of execution results (real-time trace) are performed. It is necessary to analyze in real time using the emulation function.
【０００３】近年のマイクロプロセッサの高速化に伴
い、より短時間で試験および解折を行うことができるイ
ンサーキットエミュレータが要望されている。With the recent increase in the speed of microprocessors, there has been a demand for an in-circuit emulator which can be tested and broken in a shorter time.
【０００４】[0004]
【従来の技術】従来、インサーキットエミュレータで被
試験プロセッサのブレークまたはリアルタイムトレース
の制御のトリガ条件としては、マイクロプロセッサの、
リード／ライト（Read/Write）制御信号等の各種制御信
号の状態、データの内容、命令実行アドレスなどの異常
状態を想定して設定する方法が一般的であった。2. Description of the Related Art Conventionally, as a trigger condition for controlling a break or real-time trace of a processor under test with an in-circuit emulator,
A general method is to set the status assuming various control signals such as a read / write control signal, data contents, and an abnormal state such as an instruction execution address.
【０００５】また、リアルタイムトレースデータの解析
は、トレースメモリに格納されたリアルタイムトレース
データとあらかじめ用意したリファレンスメモリに格納
しておいたリファレンスデータとをトレース終了後にソ
フトウェアで比較することにより行っていた。Further, the analysis of the real-time trace data is performed by comparing the real-time trace data stored in the trace memory with the reference data stored in the reference memory prepared in advance by software after the trace is completed.
【０００６】[0006]
【発明が解決しようとする課題】したがって、異常状態
を想定することが、困難な場合にトリガ条件を設定する
ことができなかったため、トレース実行後に格納された
リアルタイムトレースデータを解折して異常箇所を判定
し再設定等を行わなければならないという不具合があっ
た。Therefore, since it is not possible to set the trigger condition when it is difficult to assume an abnormal state, the real-time trace data stored after the trace execution is broken and the abnormal point is broken. There was a problem that it was necessary to judge and reset.
【０００７】また、トレースデータの解析においては、
トレース容量が大きい場合などにはメモリおよびトレー
スデータ解析に用いるサーチ用のハードウェア等の回路
量が増大するとともに、トレース終了後にソフトウェア
で比較するのでリアルタイムに解析が行えないという問
題点があった。In analyzing trace data,
When the trace capacity is large, the memory and the amount of circuits such as search hardware used for the trace data analysis increase, and there is a problem that the analysis cannot be performed in real time because the comparison is performed by software after the end of the trace.
【０００８】そこで、本発明の目的は、より短時間で試
験が行え、不良解析の効率の高いエミュレーション装置
を提供することにある。Therefore, an object of the present invention is to provide an emulation device which can perform a test in a shorter time and has a high efficiency of failure analysis.
【０００９】[0009]
【課題を解決するための手段】上記課題を解決するた
め、本発明は、被試験プロセッサ（３）のエミュレーシ
ョンを行うエミュレーション装置（１）において、前記
被試験プロセッサ（３）についての予期される正常命令
実行結果に対応するリファレンスデータをあらかじめ記
憶し、前記被試験プロセッサの命令実行サイクルに同期
した外部からのクロック信号に基づいて前記リファレン
スデータを順次出力する記憶手段（２、５）と、前記被
試験プロセッサ（３）の実行結果と、前記出力されたリ
ファレンスデータとを比較し比較結果信号を出力する比
較手段（７）と、前記比較結果信号に基づいて、エミュ
レーションの中断、続行を行う制御手段（４）と、を備
えて構成する。In order to solve the above-mentioned problems, the present invention provides an emulation device (1) for emulating a processor under test (3), in which expected normality of the processor under test (3) is expected. Storage means (2, 5) for storing reference data corresponding to an instruction execution result in advance and sequentially outputting the reference data based on an external clock signal synchronized with the instruction execution cycle of the processor under test; A comparison means (7) for comparing the execution result of the test processor (3) with the output reference data and outputting a comparison result signal, and a control means for interrupting and continuing the emulation based on the comparison result signal. (4), and is comprised.
【００１０】[0010]
【作用】本発明によれば、記憶手段（２、５）は、前記
被試験プロセッサ（３）の命令実行サイクルに同期した
外部からのクロック信号に基づいて、記憶しているリフ
ァレンスデータを順次比較手段（７）に出力する。比較
手段（７）は、前記被試験プロセッサ（３）の実行結果
と、前記出力されたリファレンスデータとを比較し、比
較結果信号を制御手段（４）に出力する。制御手段
（４）は、前記比較結果信号に基づいて、エミュレーシ
ョンの中断、続行を行う。According to the present invention, the storage means (2, 5) sequentially compare the stored reference data based on an external clock signal synchronized with the instruction execution cycle of the processor under test (3). Output to the means (7). The comparison means (7) compares the execution result of the processor under test (3) with the output reference data, and outputs a comparison result signal to the control means (4). The control means (4) suspends and continues the emulation based on the comparison result signal.
【００１１】したがって、容易に異常状態を把握するこ
とができ、被試験プロセッサの実行結果に基づいて、リ
アルタイムにエミュレーションを行うことができ、エミ
ュレーションの効率化が図れる。Therefore, the abnormal state can be easily grasped, the emulation can be performed in real time based on the execution result of the processor under test, and the efficiency of the emulation can be improved.
【００１２】[0012]
【実施例】次に、図１を参照して本発明の実施例を説明
する。まず、概要動作について説明する。EXAMPLE An example of the present invention will be described with reference to FIG. First, the general operation will be described.
【００１３】エミュレーション装置１は、アドレスカウ
ンタ２を有しており、このアドレスカウンタ２は被試験
プロセッサ３の実行サイクルに同期するクロック信号が
コントローラ４からクロック端子に入力され、クロック
信号のタイミングに合わせてトレースアドレスデータを
トレースメモリ部５にアドレスデータ出力端子Ｑを介し
て出力する。このトレースアドレスデータは、被試験プ
ロセッサ３において処理が終了するごとにカウントアッ
プされる。The emulation apparatus 1 has an address counter 2. The address counter 2 receives a clock signal synchronized with the execution cycle of the processor under test 3 from the controller 4 at its clock terminal and synchronizes with the timing of the clock signal. And outputs the trace address data to the trace memory unit 5 via the address data output terminal Q. This trace address data is counted up each time the processing under the processor 3 under test is completed.
【００１４】トレースメモリ部５には、あらかじめ被試
験プロセッサ３の予期される正常命令実行結果（リファ
レンスデータ）が記憶されており、当該入力されたトレ
ースアドレスデータで示されるアドレスに格納されてい
るリファレンスデータをデータ端子Ｄ、バストランシー
バ部６を介してコンパレータ部７に出力する。このリフ
ァレンスデータとしては、前回行ったエミュレーション
における被試験プロセッサ３の実行結果を記憶してもよ
いし、予想される命令実行結果をユーザが書込むように
してもよい。In the trace memory unit 5, expected normal instruction execution results (reference data) of the processor under test 3 are stored in advance, and the reference stored in the address indicated by the input trace address data is stored. The data is output to the comparator unit 7 via the data terminal D and the bus transceiver unit 6. As this reference data, the execution result of the processor under test 3 in the emulation performed last time may be stored, or the expected instruction execution result may be written by the user.
【００１５】一方、被試験プロセッサ３からは実行サイ
クルに同期するクロック信号を生成するための信号がコ
ントローラ４に出力され、命令を実行後、実行結果をコ
ンパレータ部７およびバストランシーバ部６に出力す
る。On the other hand, from the processor under test 3, a signal for generating a clock signal synchronized with the execution cycle is output to the controller 4, and after executing the instruction, the execution result is output to the comparator section 7 and the bus transceiver section 6. ..
【００１６】コンパレータ部７は、リファレンスデータ
および被試験プロセッサ３の実行結果を比較し、一致し
たか否かを示す比較結果信号をコントローラ４に出力す
る。コントローラ４は、リファレンスデータの更新を許
可する書込許可部４１と、被試験プロセッサ３の実行中
断を要求するブレーク要求部４２と、を有しており、比
較結果信号およびあらかじめ定められた条件により、書
込許可信号またはブレーク要求信号を出力する。また、
コントローラ４は、比較結果信号および、あらかじめ定
められた条件により、当該比較したリファレンスデータ
の格納されていたトレースメモリ部５の該当アドレス
に、被試験プロセッサ３の実行結果を書込む。さらにこ
の場合には、トレースメモリの容量に対応するタグテー
ブル４３に当該更新したアドレスにマークする、例え
ば、対応するタグテーブル４３のビットを“１”にする
ことにより、当該アドレスのデータが更新されたことを
示す。これによりトレース終了後に異常動作のあった箇
所の確認を容易に行うことができる。The comparator section 7 compares the reference data with the execution result of the processor under test 3 and outputs a comparison result signal indicating whether or not they match to the controller 4. The controller 4 has a write permission unit 41 for permitting the update of the reference data and a break request unit 42 for requesting the interruption of the execution of the processor under test 3. The controller 4 has a comparison result signal and a predetermined condition. , Write enable signal or break request signal is output. Also,
The controller 4 writes the execution result of the processor under test 3 to the corresponding address of the trace memory unit 5 in which the compared reference data was stored, according to the comparison result signal and a predetermined condition. Further, in this case, by marking the updated address in the tag table 43 corresponding to the capacity of the trace memory, for example, setting the bit of the corresponding tag table 43 to “1”, the data at the address is updated. Indicates that As a result, it is possible to easily confirm the location of the abnormal operation after the end of the trace.
【００１７】バストランシーバ部６は、コントローラ４
からのディレクション制御信号により読出し側もしくは
書込側に切替わり、読出し側の場合には、トレースメモ
リ部５の出力データをコンパレータ部７に出力し、書込
側の場合には被試験プロセッサ３の実行結果の出力をト
レースメモリ部５に出力する。The bus transceiver unit 6 includes a controller 4
Is switched to the read side or the write side by a direction control signal from the output side, the output data of the trace memory unit 5 is output to the comparator unit 7 on the read side, and the output data of the trace memory unit 5 is output on the write side. The output of the execution result is output to the trace memory unit 5.
【００１８】次に、トレース動作の詳細を説明する。な
お、初期状態において、バストランシーバ部６は、ディ
レクション制御信号により読出し側に設定されているも
のとする。 ａ）異常を検出し、ブレーク要求をする時の動作 コンパレータ部７により、被試験プロセッサ３の実行結
果とトレースメモリ部５から出力されたトレースデータ
とが不一致であったことを示す比較結果信号が出力され
ると、コントローラ４は比較結果信号およびあらかじめ
定められた条件によりブレークが必要であると判断し、
ブレーク要求部４２を介してブレーク要求信号を被試験
プロセッサ３に出力する。これにより、被試験プロセッ
サ３は、命令実行を中断しブレーク状態となり、ユーザ
はただちに異常箇所の解析を行うことができる。Next, the details of the trace operation will be described. In the initial state, the bus transceiver unit 6 is set to the read side by the direction control signal. a) Operation when an abnormality is detected and a break request is issued A comparison result signal indicating that the execution result of the processor under test 3 and the trace data output from the trace memory unit 5 are not matched by the comparator unit 7 When output, the controller 4 determines that a break is necessary according to the comparison result signal and a predetermined condition,
A break request signal is output to the processor under test 3 via the break request unit 42. As a result, the processor under test 3 suspends instruction execution and enters a break state, and the user can immediately analyze the abnormal portion.
【００１９】したがって、リアルタイムに異常箇所を解
析することができる。 ｂ）異常を検出し、リファレンスデータを更新する時の
動作 コンパレータ部７により、被試験プロセッサ３の実行結
果とトレースメモリ部５から出力されるリファレンスデ
ータとが不一致であったことを示す比較結果信号が出力
され、コントローラが比較結果信号およびあらかじめ定
められた条件により、トレースの更新が必要であると判
断した場合には、書込許可部４１を介してリファレンス
データの更新を許可する書込許可信号をトレースメモリ
部５の書き込み制御端子に出力するとともに、ディレク
ション制御信号によりバストランシーバ部６を書込側と
する。Therefore, the abnormal portion can be analyzed in real time. b) Operation when detecting abnormality and updating reference data A comparison result signal indicating that the execution result of the processor under test 3 and the reference data output from the trace memory unit 5 are not matched by the comparator unit 7. Is output, and when the controller determines that the trace needs to be updated based on the comparison result signal and the predetermined condition, the write enable signal for permitting the update of the reference data via the write enable unit 41. Is output to the write control terminal of the trace memory unit 5, and the bus transceiver unit 6 is set to the write side by the direction control signal.
【００２０】これにより、被試験プロセッサ３の実行結
果はバストランシーバ部６を介してトレースメモリ部５
に出力され、トレースアドレスデータで示されるアドレ
スのリファレンスデータを更新することとなる。これと
同時にコントローラ４はタグテーブル４３の当該更新し
たアドレスにマークすることにより、当該アドレスのデ
ータが更新されたことを記録する。したがって、トレー
ス終了後にこのタグテーブル４３を参照すれば、異常箇
所を容易にチェックすることができ、トレースデータ解
析に用いるハードウェアを減少させるとともにエミュレ
ーションの効率があがる。As a result, the execution result of the processor under test 3 is transferred to the trace memory unit 5 via the bus transceiver unit 6.
To update the reference data of the address indicated by the trace address data. At the same time, the controller 4 marks the updated address in the tag table 43 to record that the data at the address has been updated. Therefore, by referring to the tag table 43 after the end of the trace, it is possible to easily check the abnormal portion, reduce the hardware used for the trace data analysis, and improve the emulation efficiency.
【００２１】以上の説明のように本実施例によれば、正
常状態をトリガ条件としてエミュレーションを行ってい
るので、想定することが困難な異常箇所の解析が容易か
つリアルタイムに行える。また、あらかじめトレースメ
モリ部５にリファレンスデータを記憶しているので、別
にリファレンスデータを記憶するためのメモリを設ける
必要がなく、エミュレーション装置の回路量を減少させ
ることができる。As described above, according to the present embodiment, since the emulation is performed using the normal state as the trigger condition, it is possible to easily and in real time analyze an abnormal place that is difficult to assume. Further, since the reference data is stored in the trace memory unit 5 in advance, it is not necessary to separately provide a memory for storing the reference data, and the circuit amount of the emulation device can be reduced.
【００２２】[0022]
【発明の効果】本発明によれば、リファレンスデータを
あらかじめ記憶手段に記憶し、このリファレンスデータ
と被試験プロセッサの実行結果とが異なる異常箇所でブ
レーク状態となり、または異常箇所における実行結果の
みを記憶するので、命令実行結果をすべて記憶する必要
がなく、少ない回路量かつ短時間で異常箇所の解析がで
きる。したがって、マイクロプロセッサ応用装置の開発
効率を向上することができる。According to the present invention, reference data is stored in the storage means in advance, and a break occurs at an abnormal portion where the reference data and the execution result of the processor under test are different, or only the execution result at the abnormal portion is stored. Therefore, it is not necessary to store all the instruction execution results, and it is possible to analyze an abnormal portion with a small amount of circuits and in a short time. Therefore, the development efficiency of the microprocessor application device can be improved.
【図１】本発明の実施例の基本構成を示すブロック図で
ある。FIG. 1 is a block diagram showing a basic configuration of an embodiment of the present invention.
１…エミュレーション装置 ２…アドレスカウンタ ３…被試験マイクロプロセッサ ４…コントローラ ５…トレースメモリ部 ６…バストランシーバ部 ７…コンパレータ部 ４１…書込許可部 ４２…ブレーク要求部 ４３…タグテーブル 1 ... Emulation device 2 ... Address counter 3 ... Microprocessor under test 4 ... Controller 5 ... Trace memory part 6 ... Bus transceiver part 7 ... Comparator part 41 ... Write enable part 42 ... Break request part 43 ... Tag table
Claims (3)
ョンを行うエミュレーション装置（１）において、 前記被試験プロセッサ（３）についての予期される正常
命令実行結果に対応するリファレンスデータをあらかじ
め記憶し、前記被試験プロセッサ（３）の命令実行サイ
クルに同期した外部からのクロック信号に基づいて前記
リファレンスデータを順次出力する記憶手段（２、５）
と、 前記被試験プロセッサ（３）の実行結果と、前記出力さ
れたリファレンスデータとを比較し、比較結果信号を出
力する比較手段（７）と、 前記比較結果信号に基づいて、エミュレーションの中
断、続行を行う制御手段（４）と、を備えたことを特徴
とするエミュレーション装置。1. An emulation device (1) for emulating a processor under test (3), wherein reference data corresponding to an expected normal instruction execution result of the processor under test (3) is stored in advance, Storage means (2, 5) for sequentially outputting the reference data based on an external clock signal synchronized with the instruction execution cycle of the test processor (3)
A comparison means (7) for comparing the execution result of the processor under test (3) with the output reference data and outputting a comparison result signal; and interruption of emulation based on the comparison result signal, An emulation device comprising: a control means (4) for continuing.
おいて、 前記制御手段（４）は、前記比較結果信号によりリファ
レンスデータを前記実行結果に更新することを特徴とす
るエミュレーション装置。2. The emulation device according to claim 1, wherein the control means (4) updates reference data to the execution result by the comparison result signal.
おいて、 前記制御手段（４）は、前記リファレンスデータを更新
した前記記憶手段（２、５）における更新位置を記憶す
る更新位置記憶手段（４３）を備えたことを特徴とする
エミュレーション装置。3. The emulation device according to claim 2, wherein the control unit (4) includes an update position storage unit (43) for storing an update position in the storage unit (2, 5) that has updated the reference data. An emulation device characterized by being provided.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231656A JPH0573347A (en) | 1991-09-11 | 1991-09-11 | Emulation device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231656A JPH0573347A (en) | 1991-09-11 | 1991-09-11 | Emulation device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0573347A true JPH0573347A (en) | 1993-03-26 |
Family
ID=16926917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231656A Withdrawn JPH0573347A (en) | 1991-09-11 | 1991-09-11 | Emulation device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0573347A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010006219A1 (en) | 2009-01-29 | 2010-09-16 | Nec Electronics Corp., Kawasaki | Device and method for error analysis |
-
1991
- 1991-09-11 JP JP3231656A patent/JPH0573347A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010006219A1 (en) | 2009-01-29 | 2010-09-16 | Nec Electronics Corp., Kawasaki | Device and method for error analysis |
| US8423829B2 (en) | 2009-01-29 | 2013-04-16 | Renesas Electronics Corporation | Failure analysis apparatus, method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |