JPS6053384B2 - Phase synchronizer in modified FM system - Google Patents

Description

【発明の詳細な説明】 本発明はモディファイドＦＭ方式における位相同期装
置、特にモディファイドＦＭ方式にもとづいた入力デー
タを該入力データ周波数と同期をとりつつ情報信号とク
ロック信号との弁別する位相同期装置において、上記入
力データの基準周期Ｔｏの１１２の時間幅をもつ信号を
発生する基準信号発生部をもうけると共に、上記情報信
号と上記クロック信号とを夫々別個の弁別窓を介して弁
別せしめるようにした位相同期装置に関するものである
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a phase synchronization device in a modified FM system, particularly a phase synchronization device for discriminating input data based on the modified FM system between an information signal and a clock signal while synchronizing the input data with the input data frequency. , a reference signal generating section for generating a signal having a time width of 112 of the reference period To of the input data is provided, and the information signal and the clock signal are discriminated through separate discrimination windows. It concerns a synchronization device.

一般に磁気記憶ユニットにおいてはいわゆるセルフク
ロッキング記録方式が用いられており、該Ｉセルフクロ
ッキング記録方式には例えば１つのトラック上毎に情報
信号とクロック信号とを混在して記録するＦＭ方式（周
波数変調方式）やモディファイドＦＭ方式（Ｍｏｄｉｆ
ｉｅｄＦｒｅｑｕｅｎｃｙＭｏｄｕｌａｔｉｏｎＭｅｔ
ｈｏｄ）などが知られている。In general, a so-called self-clocking recording method is used in magnetic storage units, and the I self-clocking recording method includes, for example, the FM method (frequency modulation method) and modified FM method (Modif
iedFrequencyModulationMet
hod) etc. are known.

このモディファイドＦＭ方式（以下簡単のためＭＦＭ
方式という）は情報信号の予め定められている約束性に
もとづいてクロック信号が決定されるものであり、上記
ＭＦＭ方式にもとづいて記録されたデータ（情報信号お
よびクロック信号）を読取る場合、位相同期装置により
、上記データとのクロック位相合せを行なうと共に上記
データを情報信号とクロック信号とに弁別して情報信号
の読取りを行つている。この場合ＭＦＭ方式にもとづく
上記データは、第１図において後述する如く１τ，１．
５τ，２τの周期を混在して有するよう構成されており
、そのため上記１γ，１．５τ，２τの周期のいづれに
対しても位相合せが可能でしかも弁別し得るような位相
同期装置が必要とされる。そのため従来の位相同期装置
は、一般に上記入力データの基準周期Ｔ。This modified FM method (hereinafter MFM for simplicity)
In this method, the clock signal is determined based on the predetermined deterministic nature of the information signal, and when reading data (information signal and clock signal) recorded based on the above MFM method, phase synchronization is required. The device performs clock phase matching with the data, discriminates the data into an information signal and a clock signal, and reads the information signal. In this case, the above data based on the MFM method is 1τ, 1 .
It is configured to have a mixture of periods of 5τ and 2τ, and therefore, a phase synchronization device is required that can synchronize the phase and discriminate between the periods of 1γ, 1.5τ, and 2τ. be done. Therefore, conventional phase synchronizers generally have a reference period T of the input data.

（上記１τの周期に対応するもの）の１１４の時間幅を
もつ信号を発生する基準信号発生回路をそなえた構成を
とると共に、位相合せと弁別とを別個に行なつていた。
しかし磁気記憶装置の高速化に伴ない上記入力データ基
準周期Ｔ。が比較的小さく選定される如き場合、時間幅
１１４Ｔ０の基準信号を発生することが困難になつてき
た。本発明は上記の点を解決することを目的とし、基準
信号発出回路として上記入力データ基準周期ＴＯの１１
２の時間幅をもつ信号を発生するものを用いて時間幅を
長くすることにより磁気記憶装置の高速化に充分対処し
得る位相同期装置を提供することを目的としている。The configuration includes a reference signal generation circuit that generates a signal having a time width of 114 (corresponding to the above-mentioned period of 1τ), and phase matching and discrimination are performed separately.
However, as the speed of magnetic storage devices increases, the input data reference period T increases. is selected to be relatively small, it has become difficult to generate a reference signal with a time width of 114T0. The present invention aims to solve the above-mentioned problems, and uses a reference signal generating circuit as a reference signal generating circuit.
It is an object of the present invention to provide a phase synchronization device that can sufficiently cope with the increase in speed of a magnetic storage device by increasing the time width by using a device that generates a signal having a time width of 2.

更に本発明はクロック位相合せとデータ弁別とを同時に
行なうとができる位相同期装置を提供することを目的と
している。そしてそのため本発明のモディファイドＦＭ
方式における位相同期装置は情報信号とク叱ンク信号，
とから成る入力データに対して位相合せを行ないかつ上
記情報信号と上記クロック信号とを弁別するよう構成さ
れたモディファイドＦＭ方式における位相同期装置にお
いて、上記入力データを検出しかつ上記入力データ基準
周期の１１２の時間幅を．もつ基準信号を発生する基準
信号発出回路、上記情報信号に対する弁別窓を形成する
情報相窓形成回路、上記クロック信号に対する弁別窓を
形成するクロック相窓形成回路、および上記基準信号発
生回路からの上記基準信号と上記情報相窓形成回一路か
らの情報相窓および上記クロック相窓形成回路からのク
ロック相窓との位相合せを行なう位相同期回路をそなえ
たことを特徴としている。以下図面を参照しつつ説明す
る。第１図はＦＭ方式とＭＦＭ方式とを説明するための
タイム・チャート、第２図は従来の１１４Ｔ０基準信号
発生回路１をそなえたＭＦＭ方式における位相同期装置
の一例構成図、第３図は第２図の位相同期装置を説明す
るためのタイム・チャート、第４図は本発明による一実
施例ＭＦＭ方式における位相同期装置の構成図、第５図
は第４図の実施例を説明するためのタイム・チャートを
夫々示している。A further object of the present invention is to provide a phase synchronization device capable of simultaneously performing clock phase alignment and data discrimination. Therefore, the modified FM of the present invention
The phase synchronizer in this system uses an information signal, a clock signal,
In a phase synchronization device in a modified FM system configured to perform phase alignment on input data consisting of and to discriminate between the information signal and the clock signal, the phase synchronization device detects the input data and detects the input data with a reference period of the input data. 112 time span. an information phase window forming circuit forming a discrimination window for the information signal; a clock phase window forming circuit forming a discrimination window for the clock signal; It is characterized by comprising a phase synchronization circuit that performs phase matching between the reference signal and the information phase window from the information phase window forming circuit and the clock phase window from the clock phase window forming circuit. This will be explained below with reference to the drawings. FIG. 1 is a time chart for explaining the FM method and the MFM method, FIG. 2 is a configuration diagram of an example of a phase synchronization device in the MFM method equipped with a conventional 114T0 reference signal generation circuit 1, and FIG. 2 is a time chart for explaining the phase synchronization device, FIG. 4 is a block diagram of a phase synchronization device in an MFM system according to an embodiment of the present invention, and FIG. 5 is a time chart for explaining the embodiment of FIG. Each shows a time chart.

ノ 第１図において、ａは情報信号、ｂは上記ａの如き
情報に対応してＦＭ方式にもとづいて記録されたデータ
、またｃは同様に上記ａの如き情報に対応してＭＦＭ方
式にもとづいて記録されたデータを夫々表わしている。In Fig. 1, a is an information signal, b is data recorded based on the FM method corresponding to information such as a above, and c is data recorded based on the MFM method corresponding to information such as a above. The data recorded by

第１図から明らかな如く、図示のｂのＦＭ方式の場合に
は、データは互いに隣接する夫々の情報信号間に位置さ
れるクロック信号とＲｌＪの情報信号とで形成され、一
方図示ｃ（７）ＭＦ′Ｍ方式の場合には、データとして
情報信号ＲｌＪの他に、互″いに隣接する情報信号がＲ
Ｏョ，ＲＯＪの場合だけ該情報信号中央部にクロック信
号ＲｌＪを記録するように構成されている。即ちＭＦＭ
方式にもとづくデータｃは図から明らかな如く１τ，１
．５Ｔ，２τの周期で構成される。第２図はＭＦＭ方式
にもとづいて記録されたデータを再生するための従来の
ＭＦＭ方式における位相同期装置の一例を示している。As is clear from FIG. 1, in the case of the FM system shown in b shown in the figure, data is formed by a clock signal located between adjacent information signals and an information signal RlJ, while ) In the case of the MF'M method, in addition to the information signal RlJ, adjacent information signals RlJ are used as data.
The clock signal RlJ is recorded in the center of the information signal only in the case of Oyo, ROJ. That is, MFM
As is clear from the figure, the data c based on the method is 1τ,1
．． It is composed of a period of 5T and 2τ. FIG. 2 shows an example of a phase synchronization device in a conventional MFM system for reproducing data recorded based on the MFM system.

第２図において、１は入力データの立上りを検出して上
記入力データの基準周ＷＶＯの１１４の時間幅をもつ基
準信号ＭＭを発生する１１４Ｔ０基準信号発生回路、２
は位相比較回路で該１１４Ｔ０基準信号発生回路１から
の基準信号ＭＭとフリップ・フロップ４からの信号ＦＦ
とを位相比較し該比較結果を電圧制御発振回路３に入力
せしめるもの、３は電圧制御発振回路で、上記位相比較
回路２からの位相比較結果信号にもとづいて発振周波数
が変更調整され上記両信号ＭＭ，ＦＦ間の位相が一致し
ている場合に半周期１１４Ｔ０の信号を発生するもの、
４はフリップ・フロップ回路で入力データの立上り時点
でセットされ上記電圧制御発振回路３から出力信号の立
上り時点でリセットされるものを夫々表わしている。In FIG. 2, reference numeral 1 denotes a 114T0 reference signal generation circuit that detects the rising edge of input data and generates a reference signal MM having a time width of 114 of the reference frequency WVO of the input data; 2;
is a phase comparison circuit which compares the reference signal MM from the 114T0 reference signal generation circuit 1 and the signal FF from the flip-flop 4.
3 is a voltage controlled oscillator circuit, which changes and adjusts the oscillation frequency based on the phase comparison result signal from the phase comparison circuit 2, and inputs the comparison result to the voltage controlled oscillation circuit 3. Generates a signal with a half cycle of 114T0 when the phases between MM and FF match,
Reference numeral 4 denotes a flip-flop circuit which is set at the rising edge of input data and reset at the rising edge of the output signal from the voltage controlled oscillation circuit 3.

以下第３図を参照しつつ第２図における従来の位相同期
装置の動作を説明する。なお第３図は説明上１１４Ｔ０
基準信号発生回路１の発生基準信号ＭＭとフリップ・フ
ロップ４の出力信号ＦＦとの位相が同期している場合を
示している。今仮にＲｌ，ｌ，ｌ，Ｏ，Ｏョなる情報を
読取る場合、ＭＦＭ方式にもとづく入力データは第３図
図示の如く、情報ｒ１ョ以外に情報ＲＯＪと情報ＲＯＪ
との中央部にクロック信号をもつて構成される。The operation of the conventional phase synchronization device shown in FIG. 2 will be explained below with reference to FIG. Note that Fig. 3 is 114T0 for explanation purposes.
A case is shown in which the generated reference signal MM of the reference signal generation circuit 1 and the output signal FF of the flip-flop 4 are synchronized in phase. Now, if we want to read the information Rl, l, l, O, O, the input data based on the MFM method will be the information ROJ and information ROJ in addition to the information r1, as shown in Figure 3.
It is configured with a clock signal in the center of the

この場合入力データの基準周期をＴ。とする。このよう
に情報信号とクロック信号とが混在して形成された入力
データが１１４Ｔ０基準信号発出回路１に入力されると
、該基準信号発生回路１は上記入力データ（情報信号お
よびクロック信号）の立上りを検出し該検出時点から１
１４Ｔ０の期間だけ信号ＲｌＪを発生する。In this case, the reference period of input data is T. shall be. When the input data formed by mixing the information signal and the clock signal in this way is input to the 114T0 reference signal generation circuit 1, the reference signal generation circuit 1 detects the rising edge of the input data (information signal and clock signal). 1 from the point of detection.
The signal RlJ is generated only for a period of 14T0.

即ち上記基準信号発出回路１の出力信号ＭＭは第３図図
示の如くなる。そして上記基準信号発出回路１の出力信
号は位相比較回路２に入力される。一方フリップ●フロ
ップ回路４は入力データの立上りによリセットされ、第
３図図示の如き１１４Ｔ０の半周期をもつ信号を出力す
る電圧制御回路３からの出力信号の立上りによりリセッ
トされるため、上記フリップ・フロップ回路４の出力信
号ＦＦは第３図図示の如くなる。That is, the output signal MM of the reference signal generating circuit 1 becomes as shown in FIG. The output signal of the reference signal generating circuit 1 is input to the phase comparator circuit 2. On the other hand, the flip-flop circuit 4 is reset by the rising edge of the input data, and is reset by the rising edge of the output signal from the voltage control circuit 3 which outputs a signal having a half cycle of 114T0 as shown in FIG. - The output signal FF of the flop circuit 4 is as shown in FIG.

従つて位相比較回路２の基準信号発生回路１からの第３
図図示の如き基準信号ＭＭとフリップ・フロップ回路４
からの第３図図示の如き信号ＦＦとの位相比較を行ない
、該比較結果にもとづいて電圧制御発振回路３の発振周
波数を制御する。Therefore, the third signal from the reference signal generation circuit 1 of the phase comparison circuit 2
Reference signal MM and flip-flop circuit 4 as shown in the figure
A phase comparison is performed with a signal FF as shown in FIG.

即ち電圧制御発振回路３は位相比較回路２からの比較信
号にもとづいて出力発振周波数を変更せしめてフリップ
●フロップ４に対するリセット時点を制御し、基準信号
発生回路１の基準信号ＭＭに対してフリップ・フロップ
回路４の出力信号ＦＦを同期せしめるようにしている。
このように従来の位相同期装置の場合、入力データ基準
周期Ｔ。That is, the voltage controlled oscillator circuit 3 changes the output oscillation frequency based on the comparison signal from the phase comparator circuit 2, controls the reset point for the flip-flop 4, and controls the flip-flop for the reference signal MM of the reference signal generating circuit 1. The output signal FF of the flop circuit 4 is synchronized.
In this way, in the case of the conventional phase synchronization device, the input data reference period T.

の１１４の時間幅をもつ信号を発生する１１４Ｔ０基準
信号発出回路１をもうけて位相合せを行ない、一方入力
データから情報信号を読取るに当つては、図示しない復
調回路により例えば第３図図示ＳＤの如き弁別窓を介し
て該弁別窓が信号ｒ１ョである期間内において情報信号
を読取るようにしている。第４図は本発明によるＭＦＭ
方式における位相同期装置の一実施例構成を示している
。A 114T0 reference signal generation circuit 1 that generates a signal with a time width of 114 is provided to perform phase matching.On the other hand, when reading an information signal from input data, a demodulation circuit (not shown) is used to generate a signal with a time width of 114, for example, as shown in FIG. The information signal is read through a discrimination window such as the above during a period in which the discrimination window is the signal r1. FIG. 4 shows the MFM according to the present invention.
1 shows an example configuration of a phase synchronization device in the system.

第４図において、５は本発明によりもうけられた１１Ｓ
／ＲＯ基準信号発生回路で入力データの立上りを検出し
て該検出時点で立上りかつ入力データの基準周期Ｔ。In FIG. 4, 5 is 11S produced by the present invention.
/RO The reference signal generation circuit detects the rising edge of the input data, and at the time of detection, the rising edge and the reference period T of the input data.

に対して１１２周期の期間即ち１１２Ｔ０の期間レベル
ＲｌＪを維持するもの、６は位相比較回路で１１肝。基
準信号発生回路５の出力信号即ち基準信号ＭＭとオア回
路１１からの出力信号ＱＱｌ＋ＱＱ２との位相比較を行
なうもの、７は電圧制御発振回路で上記位相比較回路６
からの位相比較結果信号にもとづいてその発振周波数を
変更調整するもの、８は分周・位相反転回路で上記電圧
制御発振回路７からの出力信号を分周すると共に位相検
出回路１２からの位相反転信号により位相を反転せしめ
るものを夫々表わしている。９は情報相比較信号発生回
路で情報相検出回路１３とともに情報相窓形成回路を構
成しアンド回路１５からの出力信号でセットされアンド
回路１６からの出力信号でリセットされるもの、１０は
クロック相比較信号発生回路でクロック相検出回路１４
とともにクロック相窓形成回路を構成しアンド回路１７
からの出力信号でセットされアンド回路１８からの出力
信号でリセットされるもの、１１はオア回路て上記情報
相比較信号発生回路９からの情報相比較信号ＱＱｌと上
記クロック相比較信号発生回路１０からのクロック相比
較信号ＱＱ２とを入力とし上記両信号ＱＱ，，ＱＱ２を
合成して位相比較回路６に対して出力するもの、１２は
位相検出回路て位相テスト信号が上つている状態におい
て情報相比・較信号発生回路９からの情報相比較信号Ｑ
Ｑｌの立上りが検出されたとき該検出時点で、分周・位
相反転回路８に対して位相反転信号ＰＨを出力するもの
、１３は情報相検出回路て情報相比較信号発生回路９の
セットおよびリセットを制御するもの、１４はクロック
相検出回路でクロック相比較信号発生回路１０のセット
およびリセットを制御するもの、１５，１６，１７，１
８は夫々アンド回路、１９，２０は夫々ノット回路を夫
々表わしている。6 maintains the level RlJ for a period of 112 cycles, that is, 112T0, and 6 is a phase comparator circuit with 11 points. 7 is a voltage controlled oscillator circuit that performs a phase comparison between the output signal of the reference signal generation circuit 5, that is, the reference signal MM, and the output signal QQl+QQ2 from the OR circuit 11.
8 is a frequency division/phase inversion circuit which divides the frequency of the output signal from the voltage controlled oscillation circuit 7 and also inverts the phase from the phase detection circuit 12. Each represents something that inverts the phase depending on the signal. Reference numeral 9 denotes an information phase comparison signal generation circuit which together with the information phase detection circuit 13 constitutes an information phase window forming circuit, which is set by the output signal from the AND circuit 15 and reset by the output signal from the AND circuit 16; 10 is the clock phase Clock phase detection circuit 14 with comparison signal generation circuit
The AND circuit 17 constitutes a clock phase window forming circuit.
11 is an OR circuit which outputs the information phase comparison signal QQl from the information phase comparison signal generation circuit 9 and the clock phase comparison signal generation circuit 10. 12 is a phase detection circuit which receives the clock phase comparison signal QQ2 as input and synthesizes both the above signals QQ, , QQ2 and outputs it to the phase comparison circuit 6. 12 is a phase detection circuit which detects the information phase ratio when the phase test signal is rising.・Information phase comparison signal Q from comparison signal generation circuit 9
When the rising edge of Ql is detected, a phase inversion signal PH is output to the frequency division/phase inversion circuit 8 at the time of detection; 13 is an information phase detection circuit which sets and resets the information phase comparison signal generation circuit 9; 14 is a clock phase detection circuit that controls setting and resetting of the clock phase comparison signal generation circuit 10; 15, 16, 17, 1;
8 represents an AND circuit, and 19 and 20 represent a NOT circuit, respectively.

以下第５図を参照しつつ回路動作を説明ノする。なお第
５図のタイム・チャートは説明上入力データと位相制御
装置との位相が同期している場合を示している。今仮に
情報信号がＲＯ，Ｏ，Ｏ，Ｏ，ｌ，Ｏ，ｌョであるとす
れば、入力データは第５図図示の如きパルス列が形成さ
れる。The circuit operation will be explained below with reference to FIG. For the purpose of explanation, the time chart in FIG. 5 shows a case where the phases of the input data and the phase control device are synchronized. If the information signal is RO, O, O, O, l, O, l, the input data will form a pulse train as shown in FIG.

この入力データが位相同期装置に入力されると、１１π
ｏ基準信号発生回路５は上記入力データパルス列の立上
りを検出し該検出時点から１ノπ。の期間レベル１しの
基準信号ＭＭを発生する。そして該基準信号ＭＭは位相
比較回路６に入力される。一方電圧制御発振回路１は、
位相比較回路６が比較一致信号を出力している場合には
第５図図示の発振信号ｉ即ち半周期が１１４Ｔ０の信号
を発生する。When this input data is input to the phase synchronizer, 11π
o The reference signal generation circuit 5 detects the rising edge of the input data pulse train and waits 1 no π from the time of detection. A reference signal MM of level 1 is generated for a period of . The reference signal MM is then input to the phase comparator circuit 6. On the other hand, the voltage controlled oscillation circuit 1 is
When the phase comparator circuit 6 outputs a comparison match signal, it generates an oscillation signal i shown in FIG. 5, that is, a signal whose half cycle is 114T0.

そして上記発振信号ｆは分周・位相反転回路８に入力さ
れ、該分周・位相反転回路８は、上記発振信号２Ｆを１
１２に分周すると共に位相検出回路１２からの位相反転
信号ＰＨの立上り時点で上記発振信号２Ｆの位相を反転
せしめる。従つて上記分周・位相反転回路８からの分周
信号１Ｆは第５図図示の如くなる。情報相検出回路１３
およびクロック相検出回路１４には夫々第４図から明ら
かな如く入力データ、発振信号２Ｆおよび分周信号１Ｆ
が入力され、上記情報相検出回路１３および上記クロッ
ク相検出回路１４は夫々情報相比較信号発生回路９およ
びクロック相比較信号発生回路１０を制御する。即ち情
報相検出回路１３は情報相比較信号発生回路９に対して
アンド回路１５を介してセット信号をまたノット回路１
９およびアンド回路１６を介してリセット信号を出力し
、一方クロック相検出回路１４はクロック相比較信号発
生回路１０に対して、ノット回路２０およびアンド回路
１７を介してセット信号を、またアンド回路１８を介し
てリセット信号を夫々出力する。従つて情報相比較信号
発生回路９からの情．報相比較信号ＱＱｌおよびクロッ
ク相比較信号発生回路１０からのクロック相比較信号Ｑ
Ｑ２は夫々第５図図示の如くなる。この情報相比較信号
ＱＱｌとクロック相比較信号ＱＱ２とはオア回路１１に
より合成されて第５図図示の如き合成信号ＱＱｌ＋ＱＱ
２！が形成され、該合成信号ＱＱｌ＋ＱＱ２は位相比較
回路６に入力される。ここで上記情報相比較信号ＱＱｌ
は上記オア回路１１に入力されると共に情報相窓ＳＤと
して取り出すようにされる。このように位相比較回路６
に対して、１１訂。The oscillation signal f is input to the frequency division/phase inversion circuit 8, and the frequency division/phase inversion circuit 8 converts the oscillation signal 2F into 1
The frequency of the oscillation signal 2F is divided into 12, and the phase of the oscillation signal 2F is inverted at the rising edge of the phase inversion signal PH from the phase detection circuit 12. Therefore, the frequency divided signal 1F from the frequency dividing/phase inverting circuit 8 becomes as shown in FIG. Information phase detection circuit 13
As is clear from FIG. 4, the clock phase detection circuit 14 receives input data, an oscillation signal 2F, and a frequency divided signal 1F.
is input, and the information phase detection circuit 13 and the clock phase detection circuit 14 control the information phase comparison signal generation circuit 9 and the clock phase comparison signal generation circuit 10, respectively. That is, the information phase detection circuit 13 sends a set signal to the information phase comparison signal generation circuit 9 via the AND circuit 15 and also to the NOT circuit 1.
9 and an AND circuit 16, while the clock phase detection circuit 14 outputs a set signal to the clock phase comparison signal generation circuit 10 via a NOT circuit 20 and an AND circuit 17; A reset signal is outputted through the respective terminals. Therefore, the information from the information phase comparison signal generation circuit 9. Information phase comparison signal QQl and clock phase comparison signal Q from clock phase comparison signal generation circuit 10
Q2 is as shown in FIG. The information phase comparison signal QQl and the clock phase comparison signal QQ2 are combined by an OR circuit 11 to produce a combined signal QQl+QQ as shown in FIG.
2! is formed, and the combined signal QQl+QQ2 is input to the phase comparator circuit 6. Here, the information phase comparison signal QQl
is input to the OR circuit 11 and taken out as the information phase window SD. In this way, the phase comparator circuit 6
11th edition.

基る準信号発生回路５からの基準信号ＭＭとオア回路１
１からの合成信号ＱＱｌ＋ＱＱ２とが入力される。そし
て位相比較回路６は上記基準信号ＭＭと上記合成信号Ｑ
Ｑｌ＋ＱＱ２との位相比較を行ない該位相比較結果を電
圧制御発振回路７に入力せしめ、該電圧制御発振回路７
は上記位相比較結果信号にもとづいて発振周波数を変更
調整する。即ち例えば第５図に示す如く基準信号ＭＭと
合成信号ＱＱｌ＋ＱＱ２との位相が一致している場合に
は、位相比較回路６は比較一致信号を出力し電圧制御発
振回路７は該比較一致信号にもとづいて半周期が１１４
Ｔ０の発振信号２Ｆを維持して出力する。一方基準信号
ＭＭと合成信号ＱＱｌ＋ＱＱ２との位相が一致して）い
ない場合には、位相比較回路６は両者間の位相差を検出
し、電圧制御発振回路７はその発振信号２Ｆの周波数を
上記位相差に対応して変更調整して分周信号１Ｆを変更
調整し、結果的に合成信号ＱＱｌ＋ＱＱ２を基準信号Ｍ
Ｍに同期せしめる。このような方式をとる場合、分周・
位相反転回路８からの分周信号１Ｆの位相状態にもとづ
いて窓ＳＤが決定される。即ち例えば上記分周信号１Ｆ
が第５図において位相反転信号ＰＨの発生時以前の位相
状態を継続するものとすれば窓ＳＤはクロック信号弁別
用のものとなり、情報信号を読取ることができなくなる
。そのため本実施例の場合情報信号の読取りに先立つて
位相検出回路１２により位相反転信号ＰＨを分周・位相
反転回路８に対して入力せしめて窓ＳＤが情報信号用の
ものとなるように分周信号１Ｆを強制的に反転せしめる
ようにしている。ここで位相反転信号ＰＨは、第５図に
図示する如く位相検出回路１２に対して位相テスト信号
が入力されているいる間に情報相比較信号発生回路９か
らの情報相比較信号ＱＱｌを検出した時点て発生される
ようにしてある。以上の如く、本発明によれば、入力デ
ータ基準周斯Ｌの１１２の時間幅をもつ基準信号ＭＭを
発生する１１肝。Reference signal MM from base quasi signal generation circuit 5 and OR circuit 1
A composite signal QQl+QQ2 from 1 is input. Then, the phase comparator circuit 6 outputs the reference signal MM and the composite signal Q.
A phase comparison is performed with Ql+QQ2, and the result of the phase comparison is inputted to the voltage controlled oscillation circuit 7.
changes and adjusts the oscillation frequency based on the phase comparison result signal. That is, for example, when the reference signal MM and the composite signal QQl+QQ2 match in phase as shown in FIG. The half period is 114
The oscillation signal 2F of T0 is maintained and output. On the other hand, if the phases of the reference signal MM and the composite signal QQl+QQ2 do not match, the phase comparison circuit 6 detects the phase difference between them, and the voltage controlled oscillation circuit 7 adjusts the frequency of the oscillation signal 2F to the above level. The frequency divided signal 1F is changed and adjusted according to the phase difference, and as a result, the composite signal QQl+QQ2 is converted into the reference signal M.
Synchronize with M. When using such a method, frequency division and
The window SD is determined based on the phase state of the frequency-divided signal 1F from the phase inversion circuit 8. That is, for example, the frequency divided signal 1F
If, in FIG. 5, the phase state before the generation of the phase inverted signal PH is continued, the window SD will be used for clock signal discrimination, and it will no longer be possible to read the information signal. Therefore, in this embodiment, prior to reading the information signal, the phase detection circuit 12 inputs the phase inversion signal PH to the frequency division/phase inversion circuit 8, so that the frequency is divided so that the window SD is for the information signal. The signal 1F is forcibly inverted. Here, the phase inversion signal PH is obtained by detecting the information phase comparison signal QQl from the information phase comparison signal generation circuit 9 while the phase test signal is being input to the phase detection circuit 12 as shown in FIG. It is set to occur at a certain point. As described above, according to the present invention, there are 11 signals that generate the reference signal MM having a time width of 112 times the input data reference period L.

基準信号発生回路５を用いたため時間幅を長くすること
ができて磁気記憶装置の高速化に充分対処することがで
きる。また本発明によれぱ情報信号弁別用窓（情報相比
較信号ＱＱｌ）とクロック信号弁別用窓（クロック相比
較信号ＱＱ２）とを入力データの位相に一致して得るこ
とが可能になる。Since the reference signal generating circuit 5 is used, the time width can be increased, and it is possible to sufficiently cope with the increase in the speed of the magnetic storage device. Further, according to the present invention, it is possible to obtain a window for discriminating information signals (information phase comparison signal QQl) and a window for discriminating clock signals (clock phase comparison signal QQ2) that match the phase of input data.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はＦＭ方式とＭＦＭ方式とを説明するためのタイ
ム・チャート、第２図は従来のＭＦ′Ｍ方式における位
相同期装置の一例構成図、第３図は第２図の位相同期装
置を説明するためのタイム・チャート、第４図は本発明
による一実施例ＭＦＭ方式における位相同期装置の構成
図、第５図は第４図の実施例を説明するためのタイム・
チャートを夫々示している。 図中、５は入力データ基準周期の１１２の時間幅をもつ
基準信号を発生する基準信号発生回路、６は位相比較回
路で、電圧制御発振回路７とともに位相同期化回路を構
成するもの、９は情報相比較信号発生回路て情報相検出
回路１３とともに情報相窓形成回路を構成するもの、１
０はクロック相比較信号発生回路でクロック相検出回路
１４とともにクロック相窓形成回路を構成するもの、Ｑ
Ｑｌは情報相比較信号即ち情報信号に対する弁別窓、Ｑ
Ｑ２はクロック相比較信号即ちクロック信号に対する弁
別窓を夫々表わす。Fig. 1 is a time chart for explaining the FM method and the MFM method, Fig. 2 is a configuration diagram of an example of a phase synchronization device in the conventional MF'M method, and Fig. 3 is a diagram showing the phase synchronization device of Fig. 2. 4 is a configuration diagram of a phase synchronization device in an MFM system according to an embodiment of the present invention, and FIG. 5 is a time chart for explaining the embodiment of FIG. 4.
Charts are shown respectively. In the figure, 5 is a reference signal generation circuit that generates a reference signal having a time width of 112 times the input data reference period, 6 is a phase comparator circuit, which together with the voltage controlled oscillation circuit 7 constitutes a phase synchronization circuit, and 9 is a An information phase comparison signal generation circuit that together with the information phase detection circuit 13 constitutes an information phase window forming circuit; 1
0 is a clock phase comparison signal generation circuit which constitutes a clock phase window forming circuit together with the clock phase detection circuit 14;
Ql is the information phase comparison signal, that is, the discrimination window for the information signal, Q
Q2 represents a discrimination window for the clock phase comparison signal or clock signal, respectively.

Claims (1)

【特許請求の範囲】 １ 情報信号とクロック信号とから成る入力データに対
して位相合せを行ないかつ上記情報信号と上記クロック
信号とを弁別するよう構成されたモディファイドＦＭ方
式における位相同期装置において、上記入力データを検
出しかつ上記入力データ基準周期の１／２の時間幅をも
つ基準信号を発生する基準信号発生回路、上記情報信号
に対する弁別窓を形成する情報相窓形成回路、上記クロ
ック信号に対する弁別窓を形成するクロック相窓形成回
路、および上記基準信号発生回路からの上記基準信号と
上記情報相窓形成回路からの情報相窓および上記クロッ
ク相窓形成回路からのクロック相窓との位相合せを行な
う位相同期回路をそなえたことを特徴とするモディファ
イドＦＭ方式における位相同期装置。 ２ 上記位相同期化回路の出力信号が入力されかつ該出
力信号を１／２に分周する分周回路をもうけ、該分周回
路による分周された信号と上記入力データとの位相関係
にもとづいて上記窓形回路が制御され、該窓形回路出力
によつて、上記入力データ中の情報信号とクロック信号
とを分離するよう構成されたことを特徴とする特許請求
の範囲第１項記載のモディファイドＦＭ方式における位
相同期装置。 ３ 位相テスト信号が入力される位相検出回路をもうけ
ると共に上記位相同期化回路の出力信号の位相を反転す
る位相反転回路をもうけ、情報信号の読取りに先立つて
上記位相テスト信号を発し上記窓形成回路出力との位相
関係を調べ、上記位相反転回路を発動せしめて上記分周
された信号を形成するよう構成したことを特徴とする上
記特許請求の範囲第２項記載のモディファイドＦＭ方式
における位相同期装置。[Claims] 1. A phase synchronization device in a modified FM system configured to perform phase alignment on input data consisting of an information signal and a clock signal and to discriminate between the information signal and the clock signal, a reference signal generation circuit that detects input data and generates a reference signal having a time width of 1/2 of the input data reference period; an information phase window forming circuit that forms a discrimination window for the information signal; and a discrimination for the clock signal. A clock phase window forming circuit forming a window, and a phase alignment between the reference signal from the reference signal generating circuit and the information phase window from the information phase window forming circuit and the clock phase window from the clock phase window forming circuit. 1. A phase synchronization device in a modified FM system, characterized by comprising a phase synchronization circuit for performing synchronization. 2. A frequency divider circuit is provided which receives the output signal of the phase synchronization circuit and divides the frequency of the output signal into 1/2, and based on the phase relationship between the frequency-divided signal by the frequency divider circuit and the input data. 2. The window type circuit according to claim 1, wherein the window type circuit is controlled so that an information signal and a clock signal in the input data are separated by the output of the window type circuit. Phase synchronization device in modified FM system. 3. A phase detecting circuit to which a phase test signal is input is provided, and a phase inverting circuit is provided to invert the phase of the output signal of the phase synchronization circuit, and the phase test signal is emitted prior to reading the information signal, and the window forming circuit The phase synchronization device in the modified FM system according to claim 2, characterized in that the phase synchronization device in the modified FM system is configured to check the phase relationship with the output and activate the phase inversion circuit to form the frequency-divided signal. .