JPS616923A - Pulse generating circuit - Google Patents
Pulse generating circuitInfo
- Publication number
- JPS616923A JPS616923A JP12716284A JP12716284A JPS616923A JP S616923 A JPS616923 A JP S616923A JP 12716284 A JP12716284 A JP 12716284A JP 12716284 A JP12716284 A JP 12716284A JP S616923 A JPS616923 A JP S616923A
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- output
- delay
- edge detection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はパルス発生回路に係り、特にVTR編集用バイ
フェーズ変調方式のタイムコードの復調に必要なウィン
ドパルスを発生する回路に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a pulse generation circuit, and more particularly to a circuit for generating wind pulses necessary for demodulating time codes in a bi-phase modulation system for VTR editing.
従来の技術
従来よりVTRにおいて電子編集を行なう場合には、高
速再生による画像検索や低速再生によるシーンのm認な
どの種々の変速再生をするが、磁気テープの絶対番地と
してタイムコードが記録されている場合は、自動編集の
編集精度や信頼性を向上し得る。このVTRTR編集用
クロムコードては、米国の映画テレビ技術者協会(SI
VjPTE)によって規格化された、磁気テープ上のオ
ーディオキュートラック、オーディオトラックに記録さ
れ再生されるバイフェーズマーク変調方式のタイムコー
ドが用いられる。ここで、バイフェーズマーク変調方式
は、ビット情報(データ)が゛1″のときはビット周期
Tの半分の所で極性が反転すると共に、”o”、’“1
″′のいずれの場合も各ビット周期の始めで必ず1回反
転させる変調方式で、磁化の最小反転間隔はT/2で、
最大反転間隔は王である変調方式であることは周知の通
りである。Conventional Technology Traditionally, when performing electronic editing on a VTR, various speed playbacks are performed, such as image search using high-speed playback and scene recognition using low-speed playback, but the time code is recorded as an absolute address on the magnetic tape. If so, the accuracy and reliability of automatic editing can be improved. This VTRTR editing chrome code is from the Society of Motion Picture and Television Engineers (SI).
A bi-phase mark modulation time code is used that is standardized by VjPTE and is recorded and played back on the audio cue track and audio track on the magnetic tape. Here, in the biphase mark modulation method, when the bit information (data) is "1", the polarity is reversed at half the bit period T, and "o", "1"
In either case, the modulation method always inverts once at the beginning of each bit period, and the minimum reversal interval of magnetization is T/2,
It is well known that this is a modulation method in which the maximum inversion interval is the key.
従って、上記のタイムコードは少なくとも各ビットの初
めでトランジション(レベル変化)を起こし、そのトラ
ンジションを検出して術たパルス(トランジションパル
ス又はエツジ検出パルス)から、ウィンドパルスを用い
てクロック成分を抽出し、更にそのクロックの中間での
トランジションの有無を検出することにより、ビット情
報の復調ができる。Therefore, in the above time code, a transition (level change) occurs at least at the beginning of each bit, and the clock component is extracted from the pulse (transition pulse or edge detection pulse) generated by detecting the transition using a wind pulse. Furthermore, bit information can be demodulated by detecting the presence or absence of a transition in the middle of the clock.
従来、上記のタイムコードを復調するためには、アナロ
グ信号として処理する方式とディジタル信号として処理
する方式の2つの方式が考えられてぎ、た。前者はシリ
アルに伝送されるタイムコードからウィンドパルスを検
出して鋸歯状波を生成し、この波形の中のトランジショ
ンの有無を判定してビット”O” 、 ”1 ”を復
調する方式である。これに対して、後者は十分高い周波
数でタイムコードをサンプリングし、この処理によって
ウィンドパルスを生成して、ウィンドパルスの中のトラ
ンジションの有無を検出してビットの0″″、“1″を
復調する方式である。この2つの方式の中では、現在、
高精度の得られる後者のディジタル信号処理を利用した
方式が使用されることが多い。Conventionally, two methods have been considered for demodulating the above-mentioned time code: a method of processing it as an analog signal and a method of processing it as a digital signal. The former method detects a wind pulse from a serially transmitted time code to generate a sawtooth wave, determines whether there is a transition in this waveform, and demodulates bits "O" and "1". On the other hand, the latter samples the time code at a sufficiently high frequency, generates a wind pulse through this processing, detects the presence or absence of a transition in the wind pulse, and demodulates the bits 0"" and "1". This is a method to do so. Among these two methods, currently,
The latter method, which utilizes digital signal processing, is often used because it provides high accuracy.
第7図は上記のディジタル信号処理を利用した、本出願
人が先に特願昭58−106485号にて提案したパル
ス発生回路の一例の回路系統図を示す。同図中、入力端
子1に入来したタイムコードはエツジ検出回路2に供給
され、ここでその立上りと立下りの両エツジが検出され
た後、ゲート回路3及び条件設定回路4に夫々供給され
る。ゲート回路3は条件設定回路4の出力信号をゲート
パルスとして供給され、初期状態(例えばVTRの磁気
テープが所定の走行速度に達する前の状態〉では、エツ
ジ検出回路2の出力エツジ検出パルスを無条件で選択出
力させ、定常状態においてはドロップアウト発生期間を
除き、出力ウィンドパルスに基づいてエツジ検出パルス
をゲート出力する。FIG. 7 shows a circuit system diagram of an example of a pulse generating circuit that utilizes the above-mentioned digital signal processing and was previously proposed by the applicant in Japanese Patent Application No. 106485/1985. In the figure, the time code input to input terminal 1 is supplied to edge detection circuit 2, where both the rising and falling edges are detected and then supplied to gate circuit 3 and condition setting circuit 4, respectively. Ru. The gate circuit 3 is supplied with the output signal of the condition setting circuit 4 as a gate pulse, and in an initial state (for example, a state before the magnetic tape of a VTR reaches a predetermined running speed), the output edge detection pulse of the edge detection circuit 2 is ignored. The edge detection pulse is selectively outputted depending on the conditions, and in the steady state, except during the dropout occurrence period, the edge detection pulse is gated out based on the output wind pulse.
ゲート回路3より取り出されたエツジ検出パルスはイン
バータ5により極性反転されてカウンタ6のクリア端子
に供給される一方、ラッチ回路7にラッチパルスとして
供給される。一方、発振器8より取り出された高周波の
発振パルスはエツジ検出回路2.カウンタ6及び9に夫
々供給される。The edge detection pulse taken out from the gate circuit 3 has its polarity inverted by the inverter 5 and is supplied to the clear terminal of the counter 6, while being supplied to the latch circuit 7 as a latch pulse. On the other hand, the high frequency oscillation pulse extracted from the oscillator 8 is sent to the edge detection circuit 2. are supplied to counters 6 and 9, respectively.
カウンタ6の計数値を示すnヒラ1−ディジタル信号は
ラッチ回路7に供給され、ここでラッチされた後、その
出力端子よりLSB (リース1〜・シグニフイカン]
へ・ビット)方向に2ビツトシフトされたnピッ1〜デ
ィジタル信号が取り出されて比較器10に供給される。The digital signal indicating the count value of the counter 6 is supplied to the latch circuit 7, where it is latched, and then output from its output terminal to the LSB (Lease 1 to Significance).
The digital signal shifted by 2 bits in the n-bit direction is taken out and supplied to the comparator 10.
従って、ラッチ回路7の出力信号はカウンタ6の計数値
の1/4を示ず。比較器10はカウンタ6の計数値とラ
ッチ回路の出力信号とを夫々比較し、両者が一致したと
きに例えばローレベルとなるT/4遅延パルスを発生し
て、カウンタ9をクリアする一方、インバータ11を通
してラッチ回路12に供給され、ラッチ回路12をして
ノJウンタ9のクリア直前の削数値をラッチさせる。Therefore, the output signal of the latch circuit 7 does not indicate 1/4 of the count value of the counter 6. The comparator 10 compares the count value of the counter 6 and the output signal of the latch circuit, and when the two match, generates a T/4 delay pulse that goes to low level, for example, and clears the counter 9. 11 to the latch circuit 12, which causes the latch circuit 12 to latch the decremented value of the J counter 9 immediately before being cleared.
ラッチ回路12からは入力nビットのディジタル信号を
そのL S B方向に1ビツトシフトされたnごットデ
イジタル信号、すなわちカウンタ9の計数値の1/2の
値を示す信号が取り出される。From the latch circuit 12, an n-by-n digital signal obtained by shifting the input n-bit digital signal by one bit in the LSB direction, that is, a signal representing 1/2 of the count value of the counter 9 is taken out.
比較器13はカウンタ9及びラッチ回路12の両川力信
号が供給され、両者が一致したときに、例えば一定期間
ローレベルの信号を出力する。RSフリップフロップ1
4は比較器10.13の両川力信号がそのリセット端子
、セット端子に供給される。これにより、フリップ70
ツブ14のQ出力端子からは、ゲート回路3の出力エツ
ジ検出パルスの前縁からT/4(ただし、王は入力端子
1の入力タイムコードのビット周期)後に立下り、かつ
、ゲート回路3の出力エツジ検出パルスの前縁から37
/4 (= (T/4 )+ (T/2 >)後に立上
る、周期・王の略対称方形波が取り出され、ウィンドパ
ルスWPとして出力端子15へ出力される一方、条件設
定回路4へ供給される。The comparator 13 is supplied with both signals from the counter 9 and the latch circuit 12, and when the two signals match, outputs a low level signal for a certain period of time, for example. RS flip-flop 1
4, the comparator 10.13's Ryokawa force signal is supplied to its reset terminal and set terminal. This allows flip 70
The output from the Q output terminal of the knob 14 falls after T/4 (where the peak is the bit period of the input time code of the input terminal 1) from the leading edge of the output edge detection pulse of the gate circuit 3, and 37 from the leading edge of the output edge detection pulse
/4 (= (T/4) + (T/2 >), a substantially symmetrical square wave with a periodicity that rises after (T/4) + (T/2 >) is extracted and output to the output terminal 15 as a wind pulse WP, while being sent to the condition setting circuit 4. Supplied.
発明が解決しようとする問題点
上記のパルス発生回路は、発振器8の出力発振パルスの
繰り返し周波数が入力タイムニ1−ドの上限周波数の2
倍以上の周波数に選定する必要があり、また精度向上の
ためにはこの発振周波数は高い方が望ましい。しかるに
、上記の発振周波数が短いと、同じ期間T内におけるカ
ウンタ6及び9の計数値が大となるから、カウンタ6及
び9どしで多くの計数値を計数できるものが必要となり
、またカウンタが2回路必要であるため、回路規模が大
規模となってしまい、回路の簡易化や将来の大規模集積
回路(LSI)化などの点で問題であった。Problems to be Solved by the Invention In the above pulse generating circuit, the repetition frequency of the output oscillation pulse of the oscillator 8 is twice the upper limit frequency of the input time demand.
It is necessary to select a frequency that is at least double that of the oscillation frequency, and it is desirable that the oscillation frequency be higher in order to improve accuracy. However, if the above-mentioned oscillation frequency is short, the counts of counters 6 and 9 within the same period T will be large, so counters 6 and 9 will need to be able to count many counts, and the counters will be Since two circuits are required, the circuit scale becomes large, which poses a problem in terms of circuit simplification and future large-scale integration (LSI).
そこで、本発明は固定遅延時間の遅延回路を設けること
により、上記の提案になるパルス発生回路の基本性能や
回路の安定性を失うことなく上記の問題点を解決したパ
ルス発生回路を提供することを目的とする。SUMMARY OF THE INVENTION Therefore, the present invention provides a pulse generation circuit which solves the above problems without losing the basic performance or circuit stability of the proposed pulse generation circuit by providing a delay circuit with a fixed delay time. With the goal.
問題点を解決するための手段
第1図は本発明の構成を示すブロック系統図で、第7図
と同一構成部分には同一符号を付しである。Means for Solving the Problems FIG. 1 is a block system diagram showing the configuration of the present invention, and the same components as in FIG. 7 are given the same reference numerals.
入力端子1に入来した、バイフェーズ変調方式で変調さ
れた入力パルス列(被変調パルス)はエツジ検出回路2
を通してゲート回路手段20に供給され、ここで初期状
態(例えば■丁Rでは磁気テープ走行速度が走行開始時
点より略正規の速度に達するまでの期間)では無条件に
ゲート出力され、定常状態では出力端子24へ出力され
るウィンドパルスに基づいてゲート出力される。ゲート
回路手段20の出力パルスは二分岐され、一方は第1の
遅延回路21に供給されてここで一定の時間Toだけ遅
延され、他方は第2の遅延回路22に供給されて一定の
時間T+だけ遅延される。The input pulse train (modulated pulse) modulated by the biphase modulation method that enters the input terminal 1 is sent to the edge detection circuit 2.
The signal is supplied to the gate circuit means 20 through the gate circuit 20, where it is unconditionally gated and output in the initial state (for example, in the case of R, the period from when the magnetic tape running speed starts running until it reaches approximately the normal speed), and is output in the steady state. The gate output is performed based on the wind pulse output to the terminal 24. The output pulse of the gate circuit means 20 is branched into two, one being supplied to a first delay circuit 21 and delayed there by a certain time To, and the other being supplied to a second delay circuit 22 and delayed by a certain time T+. will only be delayed.
第1の遅延回路21よりの第1の遅延パルスはRSノリ
ツブフロップ23のリセット端子に印加され、一方、第
2の遅延回路22よりの第2の遅延パルスはフリップフ
ロップ23のセット端子へ印加される。フリップフロッ
プ23は第1及び第2の遅延パルスが交互に入来したと
き、交互に極性が反転する出力パルスを、そのQ出力端
子よりウィンドパルスWPとして発生出力する。このウ
ィンドパルスWPは出力端子24へ出力される一方、ゲ
ート回路手段20に供給される。The first delay pulse from the first delay circuit 21 is applied to the reset terminal of the RS control flop 23, while the second delay pulse from the second delay circuit 22 is applied to the set terminal of the flip-flop 23. be done. When the first and second delayed pulses are received alternately, the flip-flop 23 generates and outputs an output pulse whose polarity is alternately inverted as a wind pulse WP from its Q output terminal. This wind pulse WP is output to the output terminal 24 and is also supplied to the gate circuit means 20.
作用
ここで、第1の遅延回路21の遅延0.1間丁0は入力
パルス列のヒツト周期Tの約1//1であり、かつ、第
2の遅延回路22の遅延時間’I + tri上記遅延
時間Toの3倍の遅延時間310に選定されている。こ
のため、フリップフロップ23のQ出力端子からは、入
力パルス列の前縁から約T/4粁過した時点で立下り、
かつ、入ツノパルス列の前縁から約3 T / 4 f
過した時点で立トるパルスが取り出される。このフリッ
プフロップ23の0111力幅(子よりのパルスは、入
力パルス列の前縁及びその付近の位相ではハイレベルで
、かつ、入力パルス列のビット周期Tの丁度1/2の前
点及びそのイ4近の位相ではローレベルであるから、ウ
ィンドパルスWPに供することができる。J、た、第1
及び第2の遅延回路21.22の遅延時間1−o。Function: Here, the delay 0.1 interval 0 of the first delay circuit 21 is approximately 1//1 of the hit period T of the input pulse train, and the delay time 'I + tri of the second delay circuit 22 is approximately 1//1 of the hit period T of the input pulse train. The delay time 310 is selected to be three times the delay time To. Therefore, the output from the Q output terminal of the flip-flop 23 falls at about T/4 from the leading edge of the input pulse train.
And approximately 3 T/4 f from the leading edge of the incoming horn pulse train
The pulse that rises at the point in time is extracted. The 0111 power width of this flip-flop 23 (pulses from the child are at high level at the leading edge of the input pulse train and the phase around it, and at the leading edge of exactly 1/2 of the bit period T of the input pulse train and its 4 Since it is at a low level in the nearby phase, it can be used for the wind pulse WP.
and the delay time 1-o of the second delay circuit 21.22.
]−1は遅延時間固定であるがら、簡単な回路によって
実現することができる。以下、本発明について実施例と
共に更に詳細に説明する。]-1 has a fixed delay time, but can be realized by a simple circuit. Hereinafter, the present invention will be described in more detail along with examples.
実施例
第2図は本発明になるパルス発生回路の一実施例の回路
系統図を示す。同図中、第1図と同一構成部分には同一
符号を付しである。第2図において、入力端子1に入来
した第3図(Δ)に示す如き被変調パルス(タイムコー
ド信号)aはエツジ検出回路2内のDフリップフロップ
26のデータ入ツノ端子に供給される。ここで、入力被
変調パルスは、第4図(A>に示す周期2工の対称方形
波である例えば2.4kHzの搬送波を、ディジタルデ
ータでバイフェーズマーク変調して得られた同図<8)
に示す如きパルス列である。この被変調パルスは第4図
(B)に示すように、その波形上部に示すデータが′1
″のときはビット周期1の中央部で1〜ランジシヨン(
レベル変化)を生じ、データが′0″のときはビット周
期T内ではトランジションは生ぜず、かつ、データが”
o ” 。Embodiment FIG. 2 shows a circuit system diagram of an embodiment of the pulse generation circuit according to the present invention. In the figure, the same components as in FIG. 1 are given the same reference numerals. In FIG. 2, a modulated pulse (time code signal) a as shown in FIG. 3 (Δ) that has entered the input terminal 1 is supplied to the data input horn terminal of the D flip-flop 26 in the edge detection circuit 2. . Here, the input modulated pulse is a carrier wave of 2.4 kHz, which is a symmetrical square wave with a period of 2 times as shown in FIG. )
This is a pulse train as shown in . As shown in FIG. 4(B), this modulated pulse has data shown at the top of its waveform of '1'.
'', the transition from 1 to transition (
level change), and when the data is '0', no transition occurs within the bit period T, and the data is '0'.
o”.
“1″に関係なく、常に各ビット周期−「の各開始位置
でトランジションを生ずる。Regardless of "1", a transition always occurs at each start position of each bit period -'.
エツジ検出回路2は第2図に示り”ように、Dフリップ
フロップ26及び27が2段縦続接続されており、かつ
、フリップフロップ2(う及び27の各Q出力端子が2
人力排弛的論狸和回路28の入力端子に各別に接続され
た構成とされている。また、フリップフロップ26及び
27の各クロック端子には発振器8よりの高周波発振パ
ルス(例えば4Ml−1z)が供給される。こねにJ:
す、u1他釣部理和回路28からは、入力端子1の入力
被変調パルスaの立上り及び立下りの両エツジに位相同
期して立上り、かつ、発振器8の出力発振パルスの一周
期分のパルス幅を有する、第3図(E3)に示す如きエ
ツジ(トランジション)検出パルス1)が取り出され、
ゲート回路3及び条イ′1設定回路4に夫々供給される
。As shown in FIG.
The configuration is such that each input terminal is connected to the input terminal of the manual disjunctive sum circuit 28. Further, a high frequency oscillation pulse (for example, 4Ml-1z) from the oscillator 8 is supplied to each clock terminal of the flip-flops 26 and 27. Konini J:
U1 and other outputs from the Tsuribe logic and sum circuit 28 rise in phase synchronization with both the rising and falling edges of the input modulated pulse a of the input terminal 1, and the pulse of one period of the output oscillation pulse of the oscillator 8. An edge (transition) detection pulse 1) having a pulse width as shown in FIG. 3 (E3) is taken out,
The signal is supplied to the gate circuit 3 and the row A'1 setting circuit 4, respectively.
条件設定回路4は上記エツジ検出パルスbによりトリガ
される如ぎりトリガラブルな回路構成とされており、エ
ツジ検出パルスbのパルス間隔が正規の状態になる定常
状態に達するまでの前記初期状態、又はドロップアウト
発生時には、常にハイレベルの信号を発生出力してゲー
ト回路3をゲート「開」状態として無条件にエツジ検出
パルスを通過させる。しかし、例えば、第5図(△)に
示すエツジ検出パルスが破線で示す位置で欠落したもの
とするど、定常状態であってもビット周期Tの例えば2
倍以上の期間、エツジ検出パルスが入来しなかった場合
は、条件設定回路4内の時定数回路の充放電用コンデン
サの端子電圧が第5図(B)に示す如くスレシホールド
レベルL以下となるので、このレベルLD下となった時
点toで、条イ!l設定回路4内のスイッチング信号が
第5図(C)に示す如く、ローレベルとなり、その出力
信号をハイレベルとし、ゲート回路3をしてゲート「開
」状態とする。The condition setting circuit 4 has a triggerable circuit configuration as long as it is triggered by the edge detection pulse b, and the condition setting circuit 4 has a triggerable circuit configuration as long as it is triggered by the edge detection pulse b. When an out occurs, a high-level signal is always generated and output, and the gate circuit 3 is kept in the gate "open" state, allowing the edge detection pulse to pass unconditionally. However, for example, suppose that the edge detection pulse shown in FIG.
If the edge detection pulse does not come in for a period of at least twice as long, the terminal voltage of the charging/discharging capacitor of the time constant circuit in the condition setting circuit 4 will be below the threshold level L as shown in FIG. 5(B). Therefore, at the point when this level is below LD, the article is ready! As shown in FIG. 5(C), the switching signal in the l setting circuit 4 becomes low level, its output signal becomes high level, and the gate circuit 3 is brought into the gate "open" state.
一方、条例設定回路4は、VTRが定常状態にあるとき
は、前記充放電用コンデンサの端子電圧がスレシホール
ドレベルL以上であるから、その内部のスイッチング信
号が第5図(C)の10以前の波形で示すように常にハ
イレベルであり、これにより後述する第3図(F)に示
す如きウィンドパルスWPを通過さけ”てグルト回路3
へ出ツノ−cl−る。On the other hand, when the VTR is in a steady state, the terminal voltage of the charging/discharging capacitor is equal to or higher than the threshold level L, so that the internal switching signal is As shown in the previous waveform, it is always at a high level, thereby avoiding passing the wind pulse WP as shown in FIG. 3 (F), which will be described later.
Hedetsuno-cl-ru.
従って、定常状態時にはゲート回路3はウィンドパルス
WPのハイレベル期間のみゲート「聞」状態となり、ウ
ィンドパルスWPのローレベル期間は入力エツジ検出パ
ルスbの通過を閉止する。従って、定常状態において第
3図(Δ)に承り如き被変調パルス(タイムコード信号
)aが入力端子1に入来した場合で、がっ、条イ′1設
定回路4の出カイ3号が第3図(G)に示す如き伯舅。Therefore, in the steady state, the gate circuit 3 is in the gate "listening" state only during the high level period of the wind pulse WP, and blocks the passage of the input edge detection pulse b during the low level period of the wind pulse WP. Therefore, when a modulated pulse (time code signal) a as shown in FIG. 3 (Δ) enters the input terminal 1 in a steady state, the output number 3 of the setting circuit 4 is Hakushu as shown in Figure 3 (G).
であるときは、ゲート回路3の出力信号は同図(C)に
Cで示す如ぎパルス列となる。When this is the case, the output signal of the gate circuit 3 becomes a pulse train as shown by C in FIG.
ゲート回路3の出力パルスCはり1〜リガラブル単安定
マルチバイブレーク(以下「モノマルチ」という)29
及び3oに夫々供給され、その立上りエツジでこれらを
トリカーする。しノlルチ29は前記第1の遅延回路2
1に相当する回路で、パルスCの立上りエツジでトリガ
ーされた時白よりT/ 4 (= TO)なる時間持続
してロー(7・ベルで、T/4経過した時点でハイ1ノ
ベルとなるパルスを出力する。従って、モノマルチ29
の出力パルスは第3図<D)にdで示づ如くになる。他
方、モノマルチ30 L;L前記第2の遅延回路22に
相当する回路で、パルスCの立−1ニリエツジでトリガ
ーされた時点より3T/4 (=3TO)なる時間持続
してローレベルで、3T/4経過した時点でハイレベル
となるパルスを出力する二ただし、モノマルチ30はリ
トリガラブルな構成であるf)+ +ら、上記の3T/
4なる準安定状態の期間内にパルスCが入来したとぎは
、そのパルスCの立上りエツジで再トリガーされ、この
時点から再び3T/4なる時間ローレベルの信号を出ツ
ノする。従って、パルスCが31−oよりも小なる周期
でモノマルチ30に入来する場合は、モノマルチ3oの
出力パルスはローレベルのままとなる。これにより、モ
ノマルチ30の出力パルスは第3図(E)にeで示す如
くになる。Output pulse C beam of gate circuit 3 1 ~ Regregable monostable multi-by-break (hereinafter referred to as "mono multi") 29
and 3o, respectively, and triggers them with its rising edge. The delay circuit 29 is connected to the first delay circuit 2.
In the circuit corresponding to 1, when triggered by the rising edge of pulse C, it remains low for a time T/4 (= TO) from white (7 bells, and becomes high 1 novel when T/4 elapses) Outputs a pulse.Therefore, monomulti 29
The output pulse of is as shown by d in FIG. 3<D). On the other hand, the monomulti 30 L; L is a circuit corresponding to the second delay circuit 22, and remains at a low level for a period of 3T/4 (=3TO) from the time when it is triggered by the rising edge of the pulse C, Outputs a pulse that becomes high level after 3T/4 has elapsed. However, the mono multi 30 has a retriggerable configuration.
When pulse C enters within the period of metastable state 4, it is re-triggered by the rising edge of pulse C, and from this point on, a low level signal is output again for a period of 3T/4. Therefore, when the pulse C enters the monomulti 30 with a cycle smaller than 31-o, the output pulse of the monomulti 3o remains at a low level. As a result, the output pulse of the monomulti 30 becomes as shown by e in FIG. 3(E).
モノマルチ29により時間To 遅延されて取り出され
た第1の遅延パルスdは、フリップフロップ23のリセ
ット端子に印加され、これをその立上りエツジでリセッ
ト状態とする。また、モノマルチ30により時間3To
N延されで取り出された第2の遅延パルスeは、フリッ
プフロップ23のセット端子に印加され、これをその立
上りエツジでセット状態とする。従って、ノリツブフロ
ップ23はそのQ出力端子より第3図(F)に示す如く
、前記入力被変調パルスaの立−Fリエツジに対応する
時点ではハイレベルで、かつ、入力被変調パルスaのビ
ット周期Tの半分の位置に対応覆る時点及びその付近で
はローレベルである、ウィンドパルスWPを発生出力す
る。The first delayed pulse d, which is delayed by the time To and taken out by the monomulti 29, is applied to the reset terminal of the flip-flop 23, and the rising edge thereof puts it in the reset state. In addition, the time 3To by mono multi 30
The second delayed pulse e taken out after being delayed by N is applied to the set terminal of the flip-flop 23, and sets it to the set state at its rising edge. Therefore, as shown in FIG. 3(F), the Noribu flop 23 has a high level from its Q output terminal at the time corresponding to the rising to F edge of the input modulated pulse a, and the output of the input modulated pulse a is high. It generates and outputs a wind pulse WP which is at a low level at and around the time of overturning corresponding to the half of the bit period T.
次に、このにうにして発生されたウィンドパルスを用い
てバイフェーズマーク変調されIこ被変調パルスを復調
する復調回路について説明づ−る。第6図はこの復調回
路の一例の回路系統図を示1−。Next, a demodulation circuit for demodulating the biphase mark modulated pulse using the wind pulse generated in this manner will be explained. FIG. 6 shows a circuit diagram of an example of this demodulation circuit.
同図中、入力端子34に入来したバイフェーズマーク変
調されたタイムコード信号はエツジ検出回路35を通し
て2人力AND回路36及び37の各一方の入力端子に
夫々供給される。一方、前記したパルス発生回路により
発生されたウィンドパルスは入力端子38に入来し、更
にインバータ39により極付反転された後入N +)回
路36の他方の入力端子に印加され、また極性反転され
ることなく直接にAND回路37の他方の入力端子とシ
フトレジスタ41のクロック端子に夫々印加される。In the figure, a biphase mark modulated time code signal inputted to an input terminal 34 is supplied to one input terminal of each of two-manual AND circuits 36 and 37 through an edge detection circuit 35. On the other hand, the wind pulse generated by the above-mentioned pulse generation circuit enters the input terminal 38, is further inverted in polarity by an inverter 39, and then applied to the other input terminal of the input N+) circuit 36, and is also inverted in polarity. The signal is directly applied to the other input terminal of the AND circuit 37 and the clock terminal of the shift register 41, respectively.
これにより、AND回路36からは入ツノタイムコード
信号のピッl−周期Tの中間にトランジションがある場
合にそのトランジションに位相同期したエツジ検出パル
スが取り出されてRSフリップフロップ40をセラ1〜
状態とする。ま7C:、AND回路37からは入力タイ
ムコード信号のビット周期Tの各始端位置のエツジ検出
パルス(クロック成分)が取り出されてフリップフロッ
プ40をリセット状態とする1、従って、ノリツブフロ
ップ40のQ出力端子からは入力タイムコード信号のデ
ータに対応した2値信号が取り出され、次段のシフトレ
ジスタ41のデータ入力端子にシリアルに入力される。As a result, when there is a transition in the middle of the pitch period T of the incoming corner time code signal, an edge detection pulse that is phase-synchronized with the transition is extracted from the AND circuit 36, and the edge detection pulse is output from the RS flip-flop 40.
state. 7C: The edge detection pulse (clock component) at each start position of the bit period T of the input time code signal is taken out from the AND circuit 37 and the flip-flop 40 is reset. A binary signal corresponding to the data of the input time code signal is taken out from the Q output terminal and is serially input to the data input terminal of the shift register 41 at the next stage.
シフトレジスタ41はそのデータ入力端子に印加された
信号を、そのクロック端子に印加されるウィンドパルス
の立上りエツジでリンブリングして得たデータをウィン
ドパルスの入来1j4に順次シフトし、そのmビットの
出力端子より11周のデータを並列に出力する。シフト
レジスタ11′1により直並列変換されて取り出された
n1ピッ1−のディジタル信号は復調信号として出力9
ii子43へ出力される一方、シンクワード検出回路4
2に供給され、ここでシンクワードが検出される1、シ
ンクワードの検出信号はシフトレジスタ41をクリノア
状(ぷとする。The shift register 41 sequentially shifts the data obtained by rimbling the signal applied to its data input terminal with the rising edge of the wind pulse applied to its clock terminal to the incoming wind pulse 1j4, and stores the m bits of the data. The data of 11 rounds is output in parallel from the output terminal of. The digital signal of n1 pin 1- which is serial-parallel converted and taken out by the shift register 11'1 is output 9 as a demodulated signal.
ii output to the child 43, while the sync word detection circuit 4
1, the sync word detection signal is supplied to the shift register 41, where the sync word is detected.
なお、本発明は上記の実施例に限定、\ねるーbのでは
なく、例えばビデオ信号に限らずi′イジタル信号を利
用して音楽信号を録再するディジタルオーディオシステ
ムなどのテープ、ディスク等のタイムコードにも適用す
ることができる。更にバイフェーズスペース変調方式な
どの他のバイフェーズ変調方式で変調された被変調パル
スに適用することかできる。It should be noted that the present invention is not limited to the above-mentioned embodiments, and is not limited to \Nel-B, but is applicable to tapes, discs, etc., such as digital audio systems that record and play music signals using i' digital signals as well as video signals. It can also be applied to timecode. Furthermore, it can be applied to modulated pulses modulated by other bi-phase modulation methods such as bi-phase space modulation method.
発明の効果
上述の如く、本発明によれば、グー1〜出力されたエツ
ジ検出パルスを遅延時間固定の2つの遅延回路に供給し
、イれにより得られた2つの遅延パルスでフリップフロ
ップの出力を交互に反転させるようにしたので、カウン
タやラッチ回路、マグニチュードコンパレータ(比較器
)などを不要にでき、よって極めて簡単な回路構成どす
ることができ、また遅延114間が固定なので定常状態
時に限られるが、ウィンドパルスを極めて安価かつ小型
の回路構成にて発生することかでき、特にタイムコード
信号復調回路を安定かつ確実に動作させ’t、I=るウ
ィンドパルスを発生することができる等の特長を有する
ものである。Effects of the Invention As described above, according to the present invention, the edge detection pulses outputted from Go 1 are supplied to two delay circuits with fixed delay times, and the two delayed pulses obtained by the edge detection pulses are used to output the flip-flop. Since the circuits are alternately inverted, it is possible to eliminate the need for counters, latch circuits, magnitude comparators, etc., resulting in an extremely simple circuit configuration.Also, since the delay 114 is fixed, it can be used only in steady state. However, it is possible to generate wind pulses with an extremely inexpensive and compact circuit configuration, and in particular, it is possible to generate wind pulses by operating the time code signal demodulation circuit stably and reliably. It has certain characteristics.
第1図は本発明回路の構成を示づ一ブロック系統図、第
2図は本発明回路の一実施例を示づ回路系統図、第3図
乃至第5図は夫々第2図図示回路系統の動作説明用信号
波形図、第6図はタイムコード信号復調回路の一例を示
す回路系統図、第7図は本出願人が先に提案したパルス
発生回路の一例を示す回路系統図である。
1.34・・・タイムコード入力端子、2.35・・・
エツジ検出回路、3・・・ゲート回路、4・・・条f1
設定回路、6・・・カウンタ、7,12・・・ラッチ回
路、8・・・発振器、10.13・・・比較器、1/I
、23゜40・・・RSフリップフロップ、15.2=
1・・・ウィンドパルス出力端子、20・・・ゲーI−
回路手段、2つ・・・第1の遅延回路、22・・・第2
の遅延回路、29.30・・・単安定マルチバイブレー
タ(±ノマルヂ)、38・・・ウィンドパルス人力1瑞
子、43・・・復調データ出力端子。Fig. 1 is a block system diagram showing the configuration of the circuit of the present invention, Fig. 2 is a circuit system diagram showing an embodiment of the circuit of the invention, and Figs. 3 to 5 are respectively the circuit systems shown in Fig. 2. FIG. 6 is a circuit system diagram showing an example of a time code signal demodulation circuit, and FIG. 7 is a circuit system diagram showing an example of a pulse generation circuit previously proposed by the applicant. 1.34...Time code input terminal, 2.35...
Edge detection circuit, 3... gate circuit, 4... article f1
Setting circuit, 6... Counter, 7, 12... Latch circuit, 8... Oscillator, 10.13... Comparator, 1/I
, 23°40...RS flip-flop, 15.2=
1... Wind pulse output terminal, 20... Gate I-
Circuit means: two... first delay circuit, 22... second
Delay circuit, 29. 30... Monostable multivibrator (± normalization), 38... Wind pulse human power 1 Mizuko, 43... Demodulated data output terminal.
Claims (1)
パルス列のクロック成分を抜き出すためのウインドパル
スを発生するパルス発生回路であつて、上記入力パルス
列の立上り及び立下りの両エッジを検出して得たエッジ
検出パルスが供給され、初期状態においては該エッジ検
出パルスを無条件で通過させ、定常状態では上記ウイン
ドパルスに基づいて該エッジ検出パルスをゲート出力す
るゲート回路手段と、該ゲート回路手段の出力パルスが
供給されこれを略T/4なる一定時間遅延した第1の遅
延パルスを出力する第1の遅延回路と、該ゲート回路手
段の出力パルスが供給されこれを略3T/4なる一定時
間遅延した第2の遅延パルスを出力する第2の遅延回路
と、該第1及び第2の遅延パルスを交互に供給されて交
互に極性が反転する出力パルスを前記ウインドパルスと
して発生出力する回路とよりなることを特徴とするパル
ス発生回路。A pulse generation circuit that generates a window pulse for extracting a clock component of an input pulse train with a bit period T modulated by a bi-phase modulation method, which is obtained by detecting both rising and falling edges of the input pulse train. Gate circuit means to which an edge detection pulse is supplied, which unconditionally passes the edge detection pulse in an initial state and gate-outputs the edge detection pulse based on the wind pulse in a steady state; and an output of the gate circuit means. a first delay circuit which outputs a first delayed pulse which is supplied with a pulse and delayed by a fixed time of approximately T/4; and a first delay circuit which is supplied with an output pulse of the gate circuit and which is delayed by a fixed time of approximately 3T/4; a second delay circuit that outputs a second delayed pulse, and a circuit that generates and outputs an output pulse whose polarity is alternately inverted by being alternately supplied with the first and second delayed pulses as the window pulse. A pulse generation circuit characterized by:
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12716284A JPS616923A (en) | 1984-06-20 | 1984-06-20 | Pulse generating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12716284A JPS616923A (en) | 1984-06-20 | 1984-06-20 | Pulse generating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS616923A true JPS616923A (en) | 1986-01-13 |
Family
ID=14953175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12716284A Pending JPS616923A (en) | 1984-06-20 | 1984-06-20 | Pulse generating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS616923A (en) |
-
1984
- 1984-06-20 JP JP12716284A patent/JPS616923A/en active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5142420A (en) | Sampling frequency reproduction system | |
US4646167A (en) | Time code decoder | |
JPS6221432B2 (en) | ||
JPS6235180B2 (en) | ||
KR100189519B1 (en) | Grey code decoding circuit for a hard disk driver | |
JPH036694B2 (en) | ||
KR19980019220A (en) | Disk rotational velocity controlling circuit | |
US4845574A (en) | Apparatus for recording and reproducing digital signals on magnetic tape | |
JPH0775107B2 (en) | Signal reproducing circuit of magnetic recording device | |
JPS616923A (en) | Pulse generating circuit | |
JPS6049981B2 (en) | Recording medium running direction detection device | |
JPS62274948A (en) | Frame synchronizing system | |
JPS60261213A (en) | Pulse generating circuit | |
JPS60257616A (en) | Pulse generating circuit | |
US3774178A (en) | Conversion of nrz data to self-clocking data | |
US4612508A (en) | Modified Miller data demodulator | |
JPS5943860B2 (en) | Frame synchronization signal detection circuit | |
JPS61147617A (en) | Modulation clock detection circuit of pulse signal | |
JPH0727695Y2 (en) | Edge detection circuit for signal waveform | |
JPS59230354A (en) | Pulse generating circuit | |
KR940006890B1 (en) | Magnetic recording method and system | |
JPH06105487B2 (en) | Signal reproducing circuit of magnetic recording device | |
JP2637511B2 (en) | Information signal demodulator | |
JP2981356B2 (en) | Bi-phase data decoding circuit | |
JPS613367A (en) | Demodulating circuit |