JPS6053352B2 - イメ−ジ処理のためのメモリ・システム - Google Patents

Description

【発明の詳細な説明】 本発明は、修正ワード編成型ランダム・アクセス・メモ
リに記憶されている大きな配列中の部分配列を選択的に
取り出したり更新したりするための新規なアクセス機構
を組込んだメモリ・システムに関するものであり、更に
具体的には、イメージ処理に用いられる通常のワード編
成型メモリの改良に関するものである。

ディジタル・イメージは、一般に２次元に配列され多数
のイメージ点によつて構成される。

各イメージ点は、１個又は１組の整数から成つている。
イメージ処理は、メモリに記憶されているイメージ配列
中の選択された１群のイメージ点、例えば配列の単一の
行又は列に含まれるイメージ点のシーケンスや小さな矩
形領域に含まれるイメージ点などを同時に操作できるの
が理想であるが、そうするためには、イメージ配列の任
意の部分配列に含まれるすべてのイメージ点が１メモリ
・サイクルでアクセスされ得るようにメモリを構成しな
ければならない。ビット編成型メモリを使用すれば、配
列中の所望のイメージ点の組合わせを同時にアクセスす
ることができ、従つて、複数のイ・メージ点の記憶及び
検索に関する限り問題はない。しかしながら、ディジタ
ル・イメージは一般にかなり大きな配列で構成されるの
で、経済的にみれば、イメージ処理にはワード編成型の
メモリしか使用し得ない。通常のワード編成型メモリは
、ランダム・アクセスが可能な複数のワード記憶位置を
有しており、各ワードが１群のイメージ点を記憶できる
ようになつている。しかながら、２以上の異なつたワー
ド記憶位置に含まれるイメージ点から成る部分配列を単
一のメモリ・サイクルでアクセスするためには、メモリ
のアクセスするためには、メモリのアクセス機構を修正
する必要がある。１つのイメージは、ＭＸＮのイメージ
点の配列Ｉによつて表わすことができる。

この場合、各イメージ点１（１．．ｊ）は（ただし、０
くｉ＜Ｍ及び０くｊ＜Ｎである）、イメージのその部分
の色彩及び明暗度を表わす１個又は１組の整数から成る
。以下の説明では、便宜上、白黒イメージを対象にする
。従つて、各イメージ点１（ＩＮｊ）は単一ビットで表
わされることになる。イメージ点の表わし方としては、
例えばＩ（１，．ｊ）＝１がイメージの黒領域を表わし
、Ｉ（１．ｊ）＝０が白領域を表わすように決めてもよ
い。イメージは、一般に書類などからの画像データをを
走査することにより発生される。

このようにして発生されたイメージは、メモリに記憶さ
れたり、ディスプレイ上に表示されたり、他の場所へ伝
送されたり、紙の上にプリントされたりする。大部分の
走査装置及びプリンタは、イメージを上から下へ及び左
から右へ処理するので、イメージは、標準“行優先゛シ
ーケンスニＩ（０、０）、１ （０、１）、 ・・・Ｉ
（０、Ｎ−１）、Ｉ （１、０）、・・・・Ｉ （Ｍ
−１、Ｎ−１）に従つて送られるのが普通である。従つ
て、イメージ処理のためのメモリ●システムは、少なく
ともイメージ配列Ｉの単一に行に含まれる隣接する複数
のイメージ点を同時にアクセスできることが必要になる
。かくすれば、各行における多数のイメージ点を同時に
伝送できるので、イメージ全体又は部分イメージをメモ
リ◆システムへ及びメモリ●システムから短時間で伝送
することができる。文字認識のようなイメージ処理にお
いては、１つのイメージ又は部分イメージを９０度の倍
数だけ“回転させることが必要になる。

このような回転操作は、イメージ配列１の任意の行又は
列に含まれる隣接する多数のイメージ点を同時にアクセ
スできるメモリ・システムを用いれば、簡単に行なうこ
とができる。このようなアクセスが可能なメモリ・シス
テムを使用すると、行優先シーケンスに従つて送られる
１つのイメージを９０度回転（反時計方向）させること
ができる。その手順は次の通りである。（１）行優先シ
ーケンスに従つてイメージをメモリへ送り、各行におい
て多数のイメージ点を同時に記憶させる。

この場合、イメージ点の記憶は１番上の行から始める。
（２）列毎にメモリからイメージを読出す。

イメージの読出しは１番右の列から始める。各列におい
ては、多数のイメージ点が同時に検索される。また、ブ
ロック挿入、ブロック取出し及び輪部追跡のような、別
の種類のイメージ処理を可能にするため、イメージ中の
特定の矩形ブロックに含まれるイメージ点をもアクセス
できるようになつているのが望ましい。

このような構成は、例えば、各文字について所定のビッ
ト配列を含んでいる記憶辞書から英数字を取り出してイ
メージに付加したり、イメージ中の文字又は矩形ブロッ
クの削除・編集を行なつたり、イメージ中の特定の画像
の境界に沿つてカーソルを１つのイメージ点から別のイ
メージ点へ移動させることによつて特定画像の輪部を追
跡したりするのに有用である。輪部追跡アルゴリズムは
、１つのイメージ点及びその付近の複数のイメージ点（
これらはイメージ点のブロックを構成する）への迅速な
アクセスを必要とする。普通、ワード編成型のランダム
・アクセス・メモリは、ランダム●アクセス可能な複数
のメモリ・セルを各々有する複数のメモリ・モジュール
から成つている。

各セルは、単一の情報ビットから成る１つのイメージ点
を記憶し得るが、１回でアクセスできるセルの数はモジ
ュール当り１個だけである。通常のワード編成型ランダ
ム・アクセス・メモリのアクセス機構は、そのすべての
メモリ●モジュールへ単一のセル●アドレスを供給し、
従つて、１つのメモリ●モジュールにおけるｉ番目のセ
ルは、他のすべてのメモリ●モジュールにおける同じｉ
番目のセルと共に同時にアクセスされ得るに過ぎない。
これらのセルは、メモリのｉ番目のワードを構成する。
従つて、通常のワード編成型ランダム●アクセス●メモ
リにおいては、複数のイメージ点から成る部分イメージ
を１回でアクセスできるのは、これらのイメージ点がす
べて同じワード位置に記憶される場合だけである。しか
しながら、ワード編成型メモリのアクセス機構を適当に
修正すると、希望するイメージ点群へのアクセスが可能
になる。ただし、各メモリ●モジュールには、このイメ
ージ点群に含まれるイメージ点を高々１つしか記憶させ
ないようにする必要がある。前述のように、イメージ処
理のためのメモリ・システムはイメージ点の水平シーケ
ンス、垂直シーケンス及び矩形ブロックを各々同時にア
クセスできるのが望ましい。

もし所望の水平シーケンス及び垂直シーケンスが各々凶
個（ｐ及びｑは正の整数）のイメージ点を含んでおり、
また所望のイメージ点のブロックの大きさがＰｘｑであ
れば、メモリ・システムは少なくとも凶個のメモリ・モ
ジュールを必要とする。更に、イメージ配列１の各イメ
ージ点をこれらのメモリ●モジュールへ分配する際には
、イメージ配列１の１×Ｐｑ．．ｐｑ×１又はＰｘｑの
部分配列に含まれるＰｑ−個の要素（イメージ点）が各
々異なつたメモリ・モジュールに記憶されるように、ア
クセス機構を構成しなければならない。更に、このアク
セス機構の設計にあたつては、これらの部分配列への同
時アクセスを可能にすると共に、部分配列に含まれる要
素即ちイメージ点を都合のよい順序、例えば行優先順序
に従つて配列できるようにする必要がある。イメージ処
理のためのメモリ・システムをコストの面からみると、
メモリ・システムを構成するメモリ・モジュールの数を
できるだけ少なくするのが望ましい。

Ｐｑ個のイメージ点から成る所望の部分配列を１回でア
クセスするためには、前述のように少なくとも凶個のメ
モリ・モジュールが必要であるが、イメージ配列１のす
べての１×Ｐｑｌ凶×１及びＰｘｑの部分配列へのアク
セスを可能にしようとすれば、Ｐｑ個のメモリ・モジュ
ールでは不十分である。これまでは、Ｐ．．ｑ及びメモ
リ・モジュールの数がすべて２のべき乗でなければ、部
分配列をアクセスするための回路装置が極めて複雑にな
り、従つて少なくとも２ｐｑ個のメモリ・モジュールが
必要であると考えられていた。例えば、米国特許第３９
９５２５３号明細書には、イメージ配列１の所望のすべ
ての部分配列へのアクセスを可能にするために、２ｐｑ
個のメモリ・モジュールを用いたメモリ・システムが開
示されている。本発明では、１×Ｐｑ．．ｐｑ×１及び
Ｐｘｑのすべての部分配列をアクセスするのにＰｑ＋１
個のメモリ・モジュールしか必要としない。従つて、本
発明の目的は、イメージ配列の任意の行又は列に沿つた
イメージ点のシーケンス及びイメージ配列の任意の矩形
領域内のイメージ点を単一のメモリ・サイクルでアクセ
スし得るように修正された、イメージ処理のためのワー
ド編成型ランダム●アクセス●メモリを提供するにある
。

より具体的に言えば、本発明の目的は、ｐ、Ｑ．．ｒ及
びｓを設計パラメータ（正の整数）としたときに、Ｒｐ
ｘｑｓ又はこれよりも小さいイメージ配列を記憶する通
常のワード編成型ランダム・アクセス・メモリを修正し
て、１×Ｐｑ．．ｐｑ×１及びＰｘｑの任意の部分配列
が単一のメモリ・サイクルでアクセスされ得るようにす
ることである。本発明に従うメモリ・システムは、Ｐｑ
＋１個の異なつたメモリ●モジュールのセルにイメージ
点を記憶させるもので、各メモリ・モジュールは、識別
可能なセルに５個のイメージ点を記憶させることができ
る。

ただし、各メモリ・モジュールにおいて１回でアクセス
できるセルは１個だけである。更に本発明のメモリ・シ
ステムは、長さＰｑの水平又は垂直の直線シーケンス及
び大きさがＰＸｑの矩形行列をアクセスするための手段
を有している。イメージ配列中の直線シーケンス及び矩
形行列の開始点は、任意に選ぶことができる。また、ア
クセスされたシーケンス又はブロックの要素を行優先順
序に従つて整列させるための手段も備えられる。本発明
のメモリ・システムは、上述のように、Ｐｑ＋１個のメ
モリ・モジュール（番号“゜０―“゜１− ・“゜ｐ
ｑ゛で表わされる）を有しており、これらのメモリ・モ
ジュールは全体としてＲｐｘｓｑの大きさのイメージ配
列１を記憶することができる。

このイメージ配列は多数のイメージ点１（１．ｊ）（た
だし、０くｉ＜Ｒｐ、０くｊくＳｑ）から成つている。
この他、本発明のメモリ・システムは、イメージ点１（
１．ｓｊ）をメモリ・モジュールＭ（１．．ｊ）＝（Ｉ
ｑ＋ｊ）′（Ｐｑ＋１）（゜゛′゛は整数の割算におけ
る余りを表わす。この場合は、Ｉｐ＋ｊをＰｑ＋１で割
つたときの余り）へ送つたり、このメモリ・モジュール
Ｍ（１．．ｊ）から取出したりするための転送手段と、
該転送手段と関連して、イメージ点１（１，，ｊ）をメ
モリ・モジュールＭ（１．．ｊ）の記憶位置Ａ（１．．
ｊ）＝（１／ｐ）ｓ＋（ｊ／ｑ）（゛／゛は整数の割算
における商を表わす）に記憶させたり、そこから検索し
たりするためのアドレス計算手段と、、１×Ｐｑ，．ｐ
ｑ×１又はＰＸｑの任意の部分配列に含まれる凶個のイ
メージ点の同時記憶又は同時検索を行なうための制御手
段とを有する。以下、図面を参照しながら本発明の良好
な実施例について具体的に説明する。

まず、本発明の修正ワード編成型ランダム・アクセス●
メモリ●システムの概略を第１図に示す。

前述のように、このメモリ●システムはＰｑ＋１個のメ
モリ・モジュール２０，２１，２２（イ）番からＰｑ番
まで）を有する。各メモリ・モジュールは５個のイメー
ジ点即ちＲｓ個の情報ビットを記憶することができる。
アドレス指定、制御及び付勢のための回路装置２３は、
これらのメモリ●モジュールに対するＲｐｘｓｑの（又
はこれよりも小さな）イメージ配列１の記憶動作及びこ
のイメージ配列１の１×Ｐｑｌ凶×１又はＰｘｑの任意
の部分配列のアクセスを制御する。データ・レジスタ２
４は、これらの部分配列のＰｑ個の要素を、メモリ・モ
ジュールへの一記憶の前又はメモリ・モジュールからの
検索後に保持するためのものである。更に、イメージ点
データを再配置するための再配置装置２５及び２６が設
けられる。これらの再配置装置２５及び２６は部分配列
の要素の記憶及び検索のために、これらを再配置して適
切なメモリ・モジュールへ送つたり、そこから取出した
りする。再配置装置２５及び２６の制御は、回路装置２
３からバス２７を介して行なわれる。特定の部分配列を
メモリ・システムに記憶させる場合には、レジスタ２８
，２９及び３０の内容を用いて、部分配列の形及びその
左上端の座標（１．ｊ）が決定される。

この座標（１．ｊ）は基準点即ちベース・アドレスとし
て用いられる。２ビットのｔレジスタ２８は、部分配列
の形が１×Ｐｑｌ凶×１又はＰＸｑであることを表示す
るために、ｔ＝０へｔ＝０１又はｔ＝１０にセットされ
る。

この場合ｔ＝００が１×Ｐｑに、ｔ＝０１がＰｑ×１に
、そしてｔ＝１助≦Ｐｘｑに各々に対応している。ｉレ
ジスタ２９及びｊレジスタ３０は、部分配列の左上端の
要素１（１．．ｊ）の座標を表示するようセットされる
。部分配列自体は、行優先順序に従つてデータ・レジス
タ２４に置かれ、従つて、要素１（１．．ｊ）はレジス
タ２４の左端の位置にくることになる。レジスタ２４に
置かれた部分配列の要素は、線３１，３２及び３３を介
して再配置装置２５へ送られる。アドレス指定、制御及
び付勢のため回路装置２３の制御部は、Ｔ．．ｌ及びｊ
の値に基づいて、部分配列の要素を適切なモジュールに
記憶させるために、これらのモジュールに対応する線３
４，３５及び３６の方へ各要素を送る。回路装置２３の
アドレス指定部は、メモリ・モジュール内の記憶位置を
計算する。計算されたアドレスは、線３７，３８及び３
９を介してメモリ・モジュールの方へ送られる。回路装
置２３の付勢部は、部分配列を記憶する凶個のメモリ・
モジュールへ付勢信号を供給する。これらの付勢信号は
、線４０，４１及び４２を介してメモリ・モジュール２
０，２１及び２２に各々関連するアンド・モジュール４
３，４４及び４５へ印加される。最後に、外部の読出し
／書込み制御装置４７から線４６へ供給された書込み信
号により、部分配列のＰｑ個の要素が、付勢されたＰｑ
個のメモリ・モジュールへ同時に記憶される。メモリ・
システムから特定の部分配列を検索する場合には、書込
みの時と同じように、部分配列の形を表示し且つその左
上端の要素を識別するために、ｔレジスタ２８１レジス
タ２９、ｉレジスタ２９及びｊレジスタ３０が各々セッ
トされる。回路装置２３の付勢部は、所望の部分配列の
要素を含んでいるＰｑ個のメモリ・モジュールを付勢す
る。回路装置２３のアドレス指定部は、付勢された凶個
のメモリ●モジュールの各々について、部分配列の各要
素が記憶されている記憶位置ｌをＴ．ｉ及びｊの値から
計算する。アトレス計算がなされた後、読出し／書込み
制御装置４７から線４６へ供給された読出し信号により
、部分配列の凶個の要素が付勢されたメモリ・モジュー
ルから検索されて、線４８，４９及び５０を介して再配
置装置２６の方へ送られる。回路装置２３の制御部は、
再配置装置２６に部分配列の要素を行優先順序で再配置
させた後、線５１，５２及び５３を介して、これらの要
素をデータ・レジスタ２４へ送る。イメージ配列１の１
×凶、凶×１又はＰｘｑの部分配列がメモリ・システム
から検索されるかｐはメモリ・システムへ記憶される場
合には、回路装置２３の付勢部は、ｋ番（ただし、０く
Ｋく凶）のメモリ●モジュールが部分配列の１つの要素
を与えるか又は受取るか否かを表わすプール値ｂ（１，
．ｊ．．ｋ．．ｔ）を計算しなければならない。

回路装置２３のアドレス指定部は、０くｋく凶の範囲に
あるｋについて、ｋ番のメモリ●モジュールに含まれて
いるか又はそこに記憶されることになる部分配列の特定
の要素ｅ（１．．ｊ１ｋＮｔ）の記憶位置１ （１，．
ｊ，．ｋ，．ｔ）を計算しなければならない。回路装置
２３の制御部は、再配置装置２５及び２６と協働して、
要素ｅ（１．．ｊ，．ｋＮｔ）を再配置して、データ・
レジスタ２４の適切な位置へ向けたり、そこから取出し
たりしなければならない。下記の表１は、左上端の要素
がイメージ点１（１．．ｊ）である部分配列へのアクセ
スに要求される種々の計算及び経路指定パターン（再配
置パターン）を要約したものである。付勢関数ｂ（１，
．ｊ．．ｋ，．ｔ）及びアドレス関数１（１．．ｊ，．
ｋ．ｓｔ）の計算には、幾つかの中間値を前もつて計算
しておくことが必要である。経路指定パターンは、デー
タ・レジスタ２４のＰｑ個の位置ｄ（０）、ｄ（１）、
・・・・ｄ（Ｐｑ−１）のうちのどれがｋ番のメモリ・
モジュールに含まれている（又はそこに置かれるべき）
要素ｅ（１．．ｊ．，ｋ，．ｔ）を受取る（又は供給す
る）かを示している。上記の表１に示した計算及び経路
指定パターンは、Ｐｑ＋１個のメモリ・モジュール中へ
のイメージ点の所定の分配方法に基づいている。

そこで、次にこの分配方法について説明しておく。前述
のように、本発明に従うメモリ・システムーは、複数の
イメージ点１（１．．ｊ）から成るＲｐ×Ｓｑのイメー
ジ配列１を記憶することができるが（ただし、０くｉ＜
ＲｐｌＯくｊ＜Ｓｑ）、同時に、１ＸＰｑ．．ＰｑＸ１
及びＰｘｑのすべての部分配列へのアクセスが可能にな
るようにイメージ配列１を記憶する必要がある。第１図
に示したメモリ・システムにイメージ配列１を記憶させ
る場合には、各イメージ点１（１．．ｊ）について、Ｐ
ｑ＋１個のメモリ●モジュール２０，２１，２２のうち
のどれがこのイメージ点１（１．，ｊ）を記憶するかを
決定しなければならない。

第１図に示したように各メモリ・モジユールヘメモリ●
モジュール番号０、１、・・・・・・凶を割当てておく
と、メモリ・モジュールへのイメージ点の分配は、整数
値をとるモジュール割当て関数Ｍ（１．．ｊ）を指定す
ることによつてうまく表わせることがわかつた。ただし
、ｉ及びｊの範囲は、０くｉ＜Ｒｐ及び０くｊ＜Ｓｑで
あり、Ｍ（１，．ｊ）の範囲はＯくＭ（１，．ｊ）くＰ
ｑである。この場合、各イメージ点は、Ｍｉ．．ｊ）番
のメモリ◆モジュールに記憶されることになる。各メモ
リ・モジュールにおいて１回でアクセスできるセルは１
個だけであるから、イメージ配列Ｉの任意の１×Ｐｑの
部分配列に含まれるＰｑ個のイメージ点への同時アクセ
スが可能なようにしてイメージ配列１を第１図のメモリ
・システムに記憶させる場合には、これらのイメージ点
は各々異なつたメモリ・モジュールに記憶されねばなら
ない。Ｐｑ×１及びＰｘｑの部分配列の場合も同様であ
る。モジュール割当て関数Ｍ（１．．ｊ）をＭ（１１ｊ
）＝（Ｉｑ＋ｊ）ノ（Ｐｑ＋１）という形で表わせば、
１×凶、Ｐｑ×１及びＰｘｑのすべての部分配列のＰｑ
個のイメージ点を各々異なつたメモ＊３り・モジュール
に記憶させることができる。

上式中、゜“′゛は整数の割算に余りを表わしている。
これにより、所定の部分配列に含まれる凶個のイメージ
点の同時アクセスが可能になる。ｐ＝ｑ＝４、ｒ＝ｓ＝
８の場合のモジュール割当て関数Ｍ（１，．ｊ）＝（Ｉ
ｑ＋ｊ）ノ（凶十１）の例を表２に示す。

表２の３２×３２の配列において、行１及び列１の交点
にある各文字０乃至９及びＡ（Ｗ進数の１０）乃至Ｇ（
Ｗ進数の１６は、イメージ点１（１，．ｊ）（０番から
Ｇ番即ち１幡まで）を表わしている。例えば、６行目（
１＝５）及び７列目（ｊ＝６）の交点にあるｗ進数“゜
９゛は、イメージ点１（５，６）がメモリ・モジュール
Ｍ（５，６）＝９に記憶されることを表わす。これは、
次のようにして計算される。表２から明らかなように、
１×凶＝１×１６の任意の部分配列に含まれる凶＝１帽
のイメージ点は、各々異なつたメモリ・モジュールに記
憶される。

例えば、表２に示した水平シーケンスの１６個のイメー
ジ点１ （５，６）、■ （５．７）（５，２１）は、
メモリ・モジュール９、Ａ．．ＢｌＣ．．Ｄ．．Ｅ，．
ＦＮＧｌＯ、１、２、３、４、５、６及び７に各々記憶
される。同様に、Ｐｑ×１＝１６×１の任意の部分配列
に含まれるＰｑ＝１帽の要素も各々異なつたメモリ・モ
ジュールに記憶される。例えば、垂直シーケンスのイメ
ージ点１（５，６）、Ｉ （６，６）、 ・・・■ （
２０，６）は、メモリ・モジュール９、ＤｌＯ、４、８
、ＣｌＧｌ３、７、Ｂ．，Ｆｌ２、６、Ａ，．Ｅ及び１
に各々記憶される。ＰＸｑ＝４×４の部分配列も同様で
ある。例えば、表２中の実線で囲んだ４×４のブロック
は、左上端の要素がイメージ点１（５、６）である４×
４の部分配列を記憶するためのモジュール割当てを示し
ている。上述のモジュール割当て関数Ｍ（１．．ｊ）は
、メモリ・モジュール内の特定の記憶位置を指定するこ
となく、５個のイメージ点をＰｑ個のメモリ・モジュー
ルの各々に割当てる。

従つて、イメージ点１（１．．ｊ）をメモリ・モジュー
ルＭ（１，．ｊ）に記憶させる場合には、メモリ・モジ
ュールＭ（１．．ｊ）中の特定の記憶位置即ちアドレス
Ａ（１．ｊ）を指定する必要がある。ここでＡ（１．．
ｊ）をＡ（１．．ｊ）＝（１／ｐ）ｓ＋（ｊ／ｑ）とい
う形て表わすと、イメージ点１（１，．ｊ）をメモリ・
モジュールＭ（１．，ｊ）にうｊく記憶させることがで
きる。上式中、“゜／゛は、整数の割算の商を表わす。
ｐ＝ｑ＝４、ｒ＝ｓ＝８の場合のアドレス割当て関数Ａ
（１．．ｊ）の例を表３に示す。

各々のｐ×ｑ＝４×４のブロック中のｗ進数は、対応す
るＰｑ個のイメージ点のアドレスを表わしている。例え
ば、ｉ：１０の行及びｊ＝５の列の交点は、１０進数“
゜ＩＴで示された４×４のブロック中にあるが、これは
、イメージ点１（１へ５）がメモリ・モジュールＭ（１
へ５）におけるアドレスが１７のセルに記憶されること
を示している。この計算は次のようになる。先の表１か
らも明らかなように、本発明に従うメモリ・システムに
用いられるアドレス指定、制御及び付勢のための回路装
置２３は、多数のモジユロ（凶＋１）の操作即ち（Ｐｑ
＋１）を法とする操作を実行しなければならない。

これらの計算のための組合わせ回路は、幾つかのケース
に分けることができるので、以下、これらのケースにつ
いて個々に説明する。ケース１：ＸＥ〔０、２ｐｑ＋１
〕なるｘについて ｘ′（凶＋ｌ）の計算次のケース
２で述べる（Ｉｑ＋ｊ）ノ（凶十１）の計算に必要なこ
の計算は、という恒等式に従つて行なうことができる。

上式中のプール関数ＬＴ（Ａ．．ｂ）は、ａ＜ｂのとき
にのみＬＴ（Ａ．．ｂ）＝１となり、それ以外のときに
は０になる。０くＸく３３及びｐ＝ｑ＝４の場合につい
て、ｘ′（Ｐｑ＋１）を計算するのに加算器を用いた例
を第２ａ図に、そして半加算器を用いた例を第２ｂ図に
各々示す。

まず第２ａ図を参照するに、０くｘく３３の範囲にある
Ｘを６ビットの２進数として受取つて、モジユロ１７の
計算ｘ／１７＝ｘ−１７・ＬＴ（ｘ一１７、０）を実行
する回路は、ｘ〉１７であるか否か即ちプール値ＬＴ（
ｘ−１７、０）がＯであるか否かを調べるためのオア回
路２０８、アンド回路２１０及びオア回路２１６と、必
要なときにｘに−１７の２進表示０１１１１を加算する
ことによつてｘ一１７を計算するための加算器２０２と
、ｘ′１７＝１６となる２つの特別な状態（ｘ＝３３及
びｘ＝１６）を．識別するための４個の回路即ち反転器
２１牡アンド回路２０４、アンド回路２１２及びオア回
路２０６とから成つている。

図示のように、値ｘを入力するための６本の入力線は、
回路ブロックの上側に設けられている。

ｘの下位４ビットは、オア回路２０８及び加算器２０２
に供給され、５桁目のビットは、アンド回路２１０及び
２１２に供給され、そして上位ビットは、アンド回路２
０４で下位ビットと組合わされる。オア回路２０８の出
力は、アンド回路２１０でｘの５桁目のビットと組合わ
されて、１７くｘく３１の時に“′Ｒ３になる出力を生
ぜしめる。アンド回路２１０の出力は、オア回路２１６
でｘの上位ビットと組合わされ、この結果オア回路２１
６の出力は、ｘ〉１７の時即ちプール値ＬＴ（ｘ一１７
、０）が０の時には常に１になる。この出力は、加算器
２０２の第２入力になる。オア回路２０８の出力は、反
転器２１４で反転された後、アンド回路２１２でｘの５
桁目のビットと組合わされ、従つて、アンド回路２１２
は、ｘ＝１６のときにのみ１を出力する。

アンド回路２０４には、ｘの上位ビット及び下位ビット
が入力として供給されるから、その出力は、ｘ＝３３の
ときにのみ１になる。オア回路２０６は、アンド回路２
０４及び２１２の出力を入力として受取るから、その出
力は、ｘ＝１６又は＝３３のときにのみ、即ち、ｘのモ
ジユロ１７の割算の剰余が１６のときにのみ１になる。
ｐ及びｑが共に２のべき乗て表わせる場合には第？図の
加算器２０２の代りに、第２ｂ図に示すように、半加算
器２１８及び反転器２２０の組合わせ回路を用いること
がてきる。

第２ｂ図の回路の動作は、第頷図のものと実質的に同じ
であつて、ｘのモジユロ１７の剰余を生成する。従つて
、これらの回路は何れも、第３図、第５図及び第７図で
使用されるＭＯＤ−１７Ａセル２００に適している。ケ
ース２： （Ｉｑ＋ｊ）ノ（Ｐｑ＋１）の計算本発明に
従うメモリ●システムにおいては、このモジユロ（Ｐｑ
＋１）の計算だけがやや複雑である。

しかしながら、（Ｉｑ＋ｊ）′（Ｐｑ＋１）の中間値で
あつて、途中で１回だけ計算すればよい。ハードウェア
による（Ｉｑ＋ｊ）′（Ｐｑ＋１）の計算は、この関数
が、ｉ及びｊを２進表示したときに２進ディジットの簡
単な関数として表わすことができるという事実を利用し
ている。１及びｊの２進表示を各々Ｉ．．・・・・・・
ＩｌｌＯ及びＩｎ・・ＪｌｊＯとすると、（Ｉｑ＋ｊ）
′（Ｐｑ＋１）は次のように表わせる。

上式において、Ｉｔ及びＪｔはプール変数であるが、Ｑ
２ノ（Ｐｑ＋１）及び２ｔ／（Ｐｑ＋０は一定の“重み
゛であつて、固定配線によつて実現させることができる
。

従つて、ｐ＝ｑ＝４及びｒ＝ｓ＝２５６の場合について
第３図に例示したように、（Ｉｑ＋１）′（凶＋１）は
、間に複数のＭＯＤ−１７Ａセル２００（これは、ケー
ス１のところで述べた基本的なモジユロ（Ｐｑ＋１）計
算を実行する）が配置されている縦続接続された複数の
加算器２６０によつて計算することができる。第３図に
おいては、重み４．２ｔノ１７及び２ｔノ１７は、対応
するディジットｉ汲びＪ，の上に示されている。第３図
の回路は、（４１＋ｊ）′１７を出力として出す。（１
ｑ＋ｊ）′（Ｐｑ＋１）を計算するための第３図の回路
は、加算器２６０の幾つかを組合わせ回路で置換えるこ
とによつて簡単化することができる。この置換えの例を
第４図に示す。これは、ｐ＝ｑ＝４の場合に、凶Ｘ′Ｐ
ｑ＋１＝１６Ｘ／１７を計算するためのＭＯＤ−１７Ｂ
セル２２２として用いられる簡単な組合わせ回路である
。第５図は、ｐ＝ｑ＝４及びｒ＝ｓ＝８１９２の場合に
ついて、このＭＲＤ−１７Ｂセル２２２を用いて（Ｉｑ
＋ｊ）ノ（Ｐｑ＋１）を計算するための回路の一例を示
している。−第５図の回路は、より大きなｉ及びｊにつ
いて（４１＋ｊ）′１７を計算することができるもので
、加算器２６０及びＭＯＤ−１７Ｂセル２２２の縦続接
続並びにこれに続くＭＲＤ−１７Ａセル２００及び加算
器２６０の縦続接続から成つている。これと同様な．回
路構成は、ｐ＝ｑ＝４及びｒ＝ｓ＝８の場合にμ＝（Ｉ
ｑ＋ｊ）ノ（Ｐｑ＋１）を計算するための回路１３０（
第７図）にも用いられる。第４図の回路について詳しく
説明するに、この回路は、０くｘく１５を満足する整数
値Ｘを４ピン４トで２進表示した場合に、モジユロ１７
の計算１６Ｘ１７を実行する。

図示のように、２進表示されたｘを受取る４本の入力線
は、回路ブロックの上側に設けられている。ｘの下位ビ
ットは、反転器２２６を介してアンド回路２２８へ入力
され、更にアンド回路２２４にも入力される。

ｘの上位３ビットは、オア回路２３０へ入力される。オ
ア回路２３０の出力は、アンド回路２２８の他方の入カ
へ供給され、更に”反転器２３２を介してアンド回路２
２４の他方の入力にも供給される。アンド回路２２８の
出力はセル２２２からの下位出力になり、アンド回路２
２４の出力は、上位出力になる。ｘの２桁目のビットは
、セル２２２の２桁目の出力信号としてそのまま出力さ
れると共に、セル２２２内部での使用のために、アンド
回路２３４へ入力され、更に反転器２３６を介してアン
ド回路２３８にも入力される。ｘの３桁目のビットは、
アンド回路２３８へ入力され、更に反転器２４０を介し
てアンド回路２３４にも入力される。アンド回路２３４
及び２３８の出力は、オア回路２４２で組合わされて、
セル２２２の３桁目の出力信号を構成する。ｘの上位ビ
ットは、アンド回路２４４へ入力され、更に反転器２４
６を介してアンド回路２４８にも入力される。ｘの２桁
目及び３桁目のビットは、オア回路２５０にも入力され
る。オア回路２５０の出力は、アンド回路２４８へ入力
され、更に反転器２５２を介してアンド回路２４４にも
入力される。アンド回路２４４及び２４８の出力は、オ
ア回路２５４で組合わされて、セル２２２の４桁目の出
力信号を構成する。ケース３：ＸＥ（イ）、凶〕なるｘ
について（一 Ｐｘ）′（Ｐｑ＋１）の計算凶×１の
部 分配列へのアクセスに必要なこの計算 は
、次の恒等式に従つて行なうことが できる上式中
のプール関数ＥＱ（ＡＮｂ）は、ａ＝ｂのときにのみ１
の値をとる。

ｐ＝ｑ＝４の場合についての第７図の回路１３１から明
らかなようにこの計算を行なうには、数個のゲート及び
１個の半加算器１４８で十分である。ケース４：ｘε〔
０、凶〕なるＸについて（ｘ −ｙ）ノ（凶＋１）
の計算凶＋１の すべてのアドレス計算に必要なこ
の計 算は、次の恒等式に従つて行なうこと
ができる。

（ｘ−ｙ）／／（Ｐｑ＋１） ＝ｘ−ｙ＋（Ｐｑ＋１）ＬＴ（ｘ、ｙ） ｐ＝ｑ＝４の場合についての第８図の回路１７９から明
らかなように、この計算は、数個のゲート、１個の加算
器１７８及び１個の半加算器１８２によつて行なわれる
。

ここで、アドレス指定、制御及び付勢のための回路装置
２３の構成を示す第６図を参照するに、この回路装置２
３は、１個の総合論理回路１００及びＰｑ＋１個の同一
のモジュール論理回路１０２，１０４及び１０６から成
つている。

総合論理回路１００は、ｔレジスタ２８にセットされて
いる部分配列の形状表示ｔ並びにｉレジスタ２９及びｊ
レジスタ３０に各々セットされている部分配列の開始座
標１及びｊに応答して、出力Ｂ及びＣを計算する。

Ｂは、モジュール論理回路１０２，１０４及び１０６の
制御のために線１０８へ出力され、Ｃは、再配置装置２
５及び２６の制御のために線１１０へ出力される。モジ
ュール論理回路１０２，１０４及び１０６は、総合論理
回路１００で計算されて線１０８へ供給された出力Ｂに
応答して、対応するメモリ・モジュールのために、セル
●アドレスを計算すると共に付勢信号を供給する。

具体的に言えば、ｋ番のモジュール論理回路は、ｋ番の
メモリ・モジュールのためセル●アドレスｌ （１，．
ｊ，．ｋ１ｔ）及び付勢信号ｂ（１，．ｊ．，ｋ．ｓｔ
）を計算する。計算されたセル・アドレスは、線３７，
３８及び３９を介して各々のメモリ・モジュールへ供給
され、付勢信号は線４０，４１及び４２を介して供給さ
れる。総合論理回路１００の詳細を第７図に示す。

前述のように、この総合論理回路１００への入力は、部
分配列の形状表示ｔ並びにその開始座標１及びｊである
。出力は、Ｂ及びＣで表わされている。図示のように、
これらの出力Ｂ及びＣは一組の信号から成つている。即
ち、出力ＢはＴＯＯ、ＴＯｌ、ＴｌＯ．．ｉ．．ｊ及び
ｍから成り、出力ＣはＴＯｌ及びμから成る。これらの
各値は、表１に与えられている公式に従つて計算される
。総合論理回路１００で計算される最初の３つの値はＴ
ＯＯ．ｔＯｌ及びＴｌＯである。

ＴＯＯはプール変数であつて、入力ｔの値がｔ＝００の
ときにのみ１になる。これは、ＴＯＯ＝ＥＱ（ＴｌＯＯ
）と表わすことができる。ＴＯＯは、アンド・ゲート１
５２並びに反転器１５４及び１５６の組合わせ回路から
線１５０へ供給される。同様に値ＴＯｌ＝ＥＱ（ＴｌＯ
ｌ）は、アンド・ゲート１６０及び反転器１６２から線
１５８へ供給され、そして値ＴｌＯ＝ＥＱ（ＴｌｌＯ）
は、アンド・ゲート１６６及び反転器１６８から線１６
４へ供給される。総合論理回路１００で計算される次の
値は、μ＝（Ｉｑ＋ｊ）ノ（凶＋１）である。

前述のように、このμは、（Ｉｑ＋ｊ）を（Ｐｑ＋１）
で割つたときの整数の余りに等しい。μを計算するため
の回路１３０は、ｉの上位３ビットを入力として受取る
ＭＯＤ−１７Ｂセル２２２を含んでいる。セル２２２の
上位入力には０が供給される。セル２２２の上位出力ビ
ットは、加算器１３２においてｊの上位ビットと組合わ
される。加算器１３２及びＭＯＤ一１７Ｂセル２２２は
、ＭＯＤ−１７Ａセル２００Ａへ入力を供給する。ｉの
下位２ビットは、加算器１３６においてｊの３桁目及び
４桁目のビットと組合わされる。加算器１３６は、第２
のＭＯＤ−１７Ａセル２００Ｂに３つの入力を供給する
。ＭＯＤ−１７Ａセル２００Ｂの上位入力には０が供給
され、他の２つの入力にはｊの下位２ビットが供給され
る。２個のＭＯＤ−１７Ａセル２００Ａ及び２００Ｂの
出力は、加算器１３４で組合わされる。

加算器１３４の出力は、別のＭＯＤ−１７Ａセル２００
Ｃへ供給される。このＭＯＤ−１７Ａセル２００Ｃから
線１３８へ供給された出力が値μになる。前述のように
、線１３８上の値μは、出力信号Ｃの一部になつている
。図示のように、値μは、アンド回路１４２の他に、（
一ｐμ）ノ（凶＋１）を計算する回路１３１にも供給さ
れる。排他的オア回路１４７、オア回路１４５及び１４
９並びに半加算器１４８から成る回路１３１は、（−ｐ
μ）ノ（Ｐｑ＋１）＝ｐ（（−μ）′ｑ）＋μ／ｑ＋Ｅ
Ｑ（μノＱｌＯ）を計算する。

回路１３１で計算されたこの値は、線１３９を介してア
ンド回路１４０へ供給される。アンド回路１４２には、
反転器１４０を介してＴＯｌが供給されるので、アンド
回路１４２は、ｔ＝００又はｔ＝１０のときに条件付け
られて、値μを”オア回路１４６の方へ供給する。オア
回路１４６は、値ｍを出力する。従つて、ｔ＝００又は
ｔ＝１０のときには、ｍ＝μである。ｔ＝０１のときに
は、アンド回路１４０が条件付けられて、値（−ｐμ）
′（凶＋１）をオア回路１４６の方へ送り、従つてこの
ときには、ｍ＝（−ｐμ）′（Ｐｑ＋１）である。

次の第８図は、第６図のモジュール論理回路１００，１
０４及び１０６の１つを詳細に示したものである。

モジュール論理回路の入力には、総合論理回路１００で
計算された一組の信号Ｂ１該モジュール論理回路が接続
されているメモリ・モジュールの番号を表わす整数ｋ１
及び値（−Ｐｋ）′（凶＋１）が供給される。モジュー
ル論理回路の出力は、メモリ記憶位置即ちセル・アドレ
ス１（１．．ｊ，．ｋ．．ｔ）及び付勢変数ｂ（１，．
ｊ１ｋ，，ｔ）である。これらは、表１に示した公式に
従つて計算される。モジュール論理回路で計算される最
初の値はγである。

この値γは、ｔが００又は１０のときには、ｒ＝（ｋ−
ｍ）ノ（凶＋１）＝ｋ−ｍ＋（凶十１）・ＬＴ（Ｋ，．
ｍ）となり、ｔが０１のときには、γ＝（−Ｐｋ−ｍ）
ノ（凶＋１）＝（−Ｐｋ）ノ（Ｐｑ＋１）−ｍ＋（Ｐｑ
＋１）・ＬＴ（（−Ｐｋ）′（Ｐｑ＋１）、ｍ）となる
。γは、アンド回路１７０及び１７牡オア回路１７６、
反転器１７２、１７３及び１８０、加算器１７８、半加
算器１８２並びに排他的オア回路１８４により線１８３
へ供給される。入力ｋはアンド回路１７０へ供給され、
入力（−Ｐｋ）′（凶＋１）はアンド回路１７４へ供給
される。

アンド回路１７０の条件付け入力には反転器１７２を介
してＴＯｌが供給され、アンド回路１７４の条件付け入
力には、ＴＯｌがそのまま供給される。従つて、ｔが０
０又は１０のとき（血＝１）には、アンド回路１７０が
条件付けられて、入力ｋをオア回路１７６を介して線１
７７の方へ供給する。線１７７は、加算器１７８へー方
の入力を与える。加算器１７８への桁上げ入力は１に固
定されており、残りの入力ｍは、反転器１８０を介して
供給される。従つて、加算器１７８においては、線１７
７上の値からｍが減じられる。加算器１７８の桁上け出
力は、反転器１７３へ供給される。反転器１７３は、加
算器１７８で行なわれた減算の結果が負のときに、線１
７５へ出力を供給する。線１７５上の出力は、半加算器
１８２及び排他的オア回路１８４へ供給される。半加算
器１８２及び排他的回路１８４は、加算器１７８の出力
が負のときには、この加算器１７８の出力に凶＋１を加
算するように動作する。従つて、ｔが００又は１０のと
きには、値γ＝（ｋ−ｍ）′（Ｐｑ＋１）＝（ｋ−ｍ）
＋（Ｐｑ＋１）・ＬＴ（Ｋｌｍ）が線１８３へ供給され
る。ｔが０１のときには、アンド回路１７４が条件付け
られて、入力（−Ｐｋ）ノ（Ｐｑ＋１）をオア回路１７
６を介して線１７７へ供給する。

従つてこの場合は、加算器１７８、反転器１７３及び１
８０、半加算器１８２並びに排他的オア回路１８４は、
線１８３へ値γ＝（−Ｐｋ−ｍ）′（凶十１）＝（−Ｐ
ｋ）′（Ｐｑ＋１）−ｍ＋（凶十１）・ＬＴ（（−Ｐｋ
）′（Ｐｑ＋ｌ）、ｍ）を供給するよう動作する。第８
図のモジュール論理回路で計算される次の値は、付勢変
数ｂ（１．ｊ．ｋ．ｔ）＝ＬＴ（γ、Ｐｑ）である。

この変数は、前に計算された値γの上位ビットを反転さ
せる反転器１８５から線１８６へ供給される。モジュー
ル論理回路で計算される次の値は、α及βである。

値αは、加算器１９６への入力として線１８７へ供給さ
れ、値βは、加算器１９４への１入力として線１８９へ
供給される。これらの値α及びβは共に、前に計算され
て、線１８３を介してアンド回路１８８，１９０及び１
９２へ供給された値γから得られる。ｔが００のときに
は、アンド回路１９０は入力ＴＯＯによつて付勢される
が、アンド回路１８８及び１９２は禁止される。従つて
、線１８７は値α＝０を有し、一方、線１８９は値β＝
γを有する。これに対し、ｔが０１の″ときには、アン
ド回路１９２が付勢されて、他のアンド回路１８８及び
１９０は禁止される。従つて、線１８７は値α＝γを有
し、線１８９は値β＝０を有する。最後に、ｔが１０の
ときには、アンド回路１８８が付勢され、アンド回路１
９０及び１９２は禁止される。従つて、線１８７は値α
＝γ／ｑを有し、線１８９は値β＝γノｑを有する。モ
ジュール論理回路で計算される最後の値は、メモリ記憶
位置１（１．．ｊ１．ｋ．．ｔ）＝（（１＋ノα）／ｐ
）ｓ＋（ｊ＋β）／ｑである。

この値は、加算器１９４及び１９６並びに半加算器１９
７及び１９８によつて計算される。最後の第９図及ひ第
１０図は、第１図の再配置装置２５及び２６の詳細を各
々示したものである。

これらの再配置装置は、データ・レジスタ２４とメモリ
・モジュール２０，２１及び２２との間において、１×
Ｐｑ．．ｐｑ×１又はＰｘｑの部分配列に含まれるイメ
ージ点を再配置して、指定の経過に沿つて送るものであ
る。再配置装置の制御は、第６図に示したアドレス指定
、制御及び付勢のための回路装置２３に含まれる総合論
理回路１００から線１１０へ供給された一組の信号Ｃ即
ちＴＯｌ及びμによつて行なわれる。まず、第９図に示
した再配置装置２５は、データ・レジスタ２４からの各
イメージ点を適切なメモリ・モジュールへ向けるように
働く。

再配置装置２５は、線３１，３２及び３３を介してデー
タ・レジスタ２４から送られてくるＰｑ個のデータ入力
ｄ（０）、ｄ（１）、 ・・・ｄ（凶−１）並びに線３
４，３５及び３６を介して対応するメモリ・モジュール
の方へ送られるＰｑ＋１個の出力ｅ（１）ｊ）０）ｔ）
）ｅ（１）ｊ）１）ｔ））０ｅ（１．ｊ１凶、ｔ）を有
する。第９図に例示した再配置装置は、ｐ＝ｑ＝４の場
合に用いられるものである。上述のように、この再配置
装置２５は、線１５８上の値ＴＯｌ及び線１３８上の値
μによつて制御される。図示の再配置装置２５は、入力
値μによつて制御される可変右回転再配置回路２６２及
び入力値ＴＯｌによつて制御される再配置回路２６３を
含んでいる。

可変右循環シフト回路２６２へ供給された入力ｄ（０）
、ｄ（１）、 ・・・ｄ（Ｐｑ−１）は、そこでμの値
だけ右方向へ回転即ち循環シフトされ、これにより再配
置回路２６３への入力ｅ″（１、ｅ″（１）、・・・・
ｅ″（Ｐｑ−１）が生成される。ＴＯｌがＯのときには
、アンド回路２６６が条件付けられるのでデータｅ″（
１、ｅ″（１）、 ・・・・ｅ″（凶−１）はそのまま
の配列でアンド回路２６６及びオア回路２６８を介して
出力ｅ（１．ｊ１０、ｔ）、 ・・・ｅ（１．．ｊ１凶
、ｔ）として供給される。ＴＯｌが１のときには、アン
ド回路２６４が条件付けられ、従つて図示の配線から明
らかなように、アンド回路２６４の出力には４の倍数だ
けシフトされたデータが供給される（表２の垂直シーケ
ンスを参照・されたい）。このデータは、線２７８及び
オア回路２６８の対応するビット位置を介して線３４，
３５及び３６へ出力される。第１０図に示した再配置装
置２６は、メモリ・モジュール２０，２１及び２２から
読出された部分配列のイメージ点を再配置して、指定の
経路に沿つてデータ・レジスタ２４の方へ送るものであ
る。

図示の再配置装置２６は、入力値ＴＯｌによつて制御さ
れる再配置回路２７８及び入力値μによつて制御される
可変左回転再配置回路２７０を含んでいる。この再配置
装置２６は、入力線４８，４９及び５０に受取られる凶
＋１個のデータ入力ｅ（１．．ｊ、０、ｔ）、ｅ（１１
ｊ、１、ｔ）ｊ・・・・・・ｅ（１．．ｊ．．ｐｑ，．
ｔ）及び出力線５１，５２及び５３へ供給されるＰｑ個
のデータ出力Ｄ９、ｄ（１）、・・・・ｄ（Ｐｑ−１）
を有する。線１５８上の値ＴＯｌが０のときには、再配
置装置２６へのデータ入力は、そのままの配列でアンド
回路２７４及びオア回路２７２を介して可変左回転再配
置回路２７０の対応するビット位置へ供給される。ＴＯ
ｌが１のときには、アンド回路２７６が条件付けられる
ので、再配置回路２７８において４の倍数だけシフトさ
れたデータが、線２８０を介してオア回路２７２へ供給
される。オア回路２７２の出力は、可変左回転再配置回
路２７０へ送られ、そこでμの値だけ左方向に回転され
る。

可変左回転再配置回路２７０の出力ｄ（０）、ｄ（１）
、・・・・・ｄ（Ｐｑ−１）は、線５１，５２及び５３
を介してデータ・レジスタ２４へ送られる。以上本発明
の良好な実施例について詳述したが、勿論、本発明はこ
れに限定されるものではなく、例えば表１に示した種々
の計算を行なうのに、テーブル索引装置等を利用した他
の回路を用いることもできよう。

【図面の簡単な説明】

第１図は本発明に従うメモリ・システムの概略ブロック
図、第２ａ図及び第２ｂ図はｐ＝ｑ＝４の場合のモジユ
ロ（Ｐｑ＋１）の計算に必要な論理回路の例を示す論理
ブロック図、第３図はｐ＝ｑ＝４及び０くｘく２ｐｑ＋
１の場合のモジユロ（凶＋１）の計算Ｘノ（Ｐｑ＋１）
を実行し得る論理回路の一例を示すブロック図、第４図
はｐ＝ｑ＝４及び０くＸく凶−１の場合のモジユロ（Ｐ
ｑ＋１）の計算Ｘｐｑノ（Ｐｑ＋１）を実行し得る論理
回路の一例を示す論理ブロック図、第５図は通常の加算
器並びに第３図及び第４図の回路を用いて（Ｉｑ＋ｊ）
ノ（凶＋１）を計算ための論理回路の一例を示すブロッ
ク図、第６図は第１図の回路装置２３の構成を示すブロ
ック図、第７図は第６図の総合論理回路１００の詳細を
示すブロック図、第８図は第６図のモユール論理回路の
詳細を示すブロック図、第９図及び第１０図は第１図の
再配置装置２５及び２６の詳細を各々示すブロック図で
ある。 ２０，２１，２２・・・・・メモリ●モジュール、２３
・・・・・アドレス指定、制御及び付勢のための回路装
置、２４・・・・・データ・レジスタ、２５，２６・・
・再配置装置、２８・・・・・・ｔレジスタ、２９・・
・・１レジスタ、３０・・・・・・ｊレジスタ。

Claims (1)

【特許請求の範囲】
1. １ ｒｐｓｑ個（ｒ、ｐ、ｓ及びｑは正の整数）のイメ
   ージ点から成るｒｐ×ｓｑのイメージ配列又はこれより
   も小さなイメージ配列を記憶することができ、更に上記
   イメージ配列の１×ｐｑ、ｐｑ×１及びｐ×ｑの任意の
   部分列を単一のメモリ・サイクルでアクセスし得るメモ
   リ・システムにして、各々ｒｓ個のイメージ点を別々に
   アドレス可能なセルに記憶することができ且つ各々にお
   いて一時に単一セルだけがアクセスできるｐｑ＋１個の
   メモリ・モジュールと、上記イメージ配列においてアク
   セスすべき任意の１×ｐｑ、ｐｑ×１又はｐ×ｑの部分
   配列を指定する手段と、上記手段によつて指定された部
   分配列を構成するｐｑ個のイメージ点に各々対応するｐ
   ｑ個のメモリ・モジュール及びその中の１つのセルを選
   択し、上記ｐｑ個のイメージ点を単一のメモリ・サイク
   ルで記憶又は検索する手段と、を有するイメージ処理の
   ためのメモリ・システム。