JPS5930156A - マイクロコンピユ−タシステム - Google Patents
マイクロコンピユ−タシステムInfo
- Publication number
- JPS5930156A JPS5930156A JP57138715A JP13871582A JPS5930156A JP S5930156 A JPS5930156 A JP S5930156A JP 57138715 A JP57138715 A JP 57138715A JP 13871582 A JP13871582 A JP 13871582A JP S5930156 A JPS5930156 A JP S5930156A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit data
- bit
- output control
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/04—Addressing variable-length words or parts of words
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はマイクロコンピュータシステムに関し、特に
演ｎ処理できるビット数よりも大きなビット数の単位で
データを出力できるようなマイクロコンピュータシステ
ムに関する。
演ｎ処理できるビット数よりも大きなビット数の単位で
データを出力できるようなマイクロコンピュータシステ
ムに関する。
最近では、半導体技術の箸しい進歩によって、種々の煎
能を有するマイクロコンピュータシステム（いわゆるマ
イコン）の入手が容易となり、マイコンが広範囲の電子
機器に利用されている。
能を有するマイクロコンピュータシステム（いわゆるマ
イコン）の入手が容易となり、マイコンが広範囲の電子
機器に利用されている。
第１図はこの発明の背景となるマイクロコンピュータシ
ステムのブロック図である。図において、マイクロコン
ピュータシステム１０は、演算処理部（ΔＬＵ）１１．
ランダムアクセスメモリ（ＩＸ下ＲＡＭ）１２．リード
オンリメモリ（以下ＲＯＭ）１３．入出力制御部１４Ｊ
３よび出力制御部１５を含む。演算処理部１１は、マイ
コンに要求されるＰ１４ｎ処理を用ビット単位で実行す
るものであって、演ｎ結果を一時記憶するだめのアキュ
ムレータを含む。ＲＡＭ１２は、可変データを３［１！
憶するものであって、アドレス指定によって用ビット
単位のデータを読出したり書込みできる。ＲＯＭ１３は
、マイコンの動作プログラム、１３よび固定データを記
憶している。入ノＪ ｌｔｉ制御部１４は、外部の端末
装置（図示Ｕず）から入力されたデータを直接演篩処理
部１１に与えるか、または外部からのデータを演亦処理
に必要なデータフォーマットに変換して演σ処理部１１
に与える。演綿処理部１１は、演ｎ結果またはＲＡＭ１
２の読出データを出力制御部１５に与える。出力制御部
１５は、演算処理部１１から与えられたデータを外部端
末装置（図示ゼず）に与える。ところで、第１図に示り
ようなマイコンは、ＲＡＭ１２へ再込みまたはＲＡＭ１
２から読出し可能なピッ１−数（ｍピッ１−）が演算処
理部１１の処理能力に比例しているので、ｍピッ１〜マ
イコンと称される。
ステムのブロック図である。図において、マイクロコン
ピュータシステム１０は、演算処理部（ΔＬＵ）１１．
ランダムアクセスメモリ（ＩＸ下ＲＡＭ）１２．リード
オンリメモリ（以下ＲＯＭ）１３．入出力制御部１４Ｊ
３よび出力制御部１５を含む。演算処理部１１は、マイ
コンに要求されるＰ１４ｎ処理を用ビット単位で実行す
るものであって、演ｎ結果を一時記憶するだめのアキュ
ムレータを含む。ＲＡＭ１２は、可変データを３［１！
憶するものであって、アドレス指定によって用ビット
単位のデータを読出したり書込みできる。ＲＯＭ１３は
、マイコンの動作プログラム、１３よび固定データを記
憶している。入ノＪ ｌｔｉ制御部１４は、外部の端末
装置（図示Ｕず）から入力されたデータを直接演篩処理
部１１に与えるか、または外部からのデータを演亦処理
に必要なデータフォーマットに変換して演σ処理部１１
に与える。演綿処理部１１は、演ｎ結果またはＲＡＭ１
２の読出データを出力制御部１５に与える。出力制御部
１５は、演算処理部１１から与えられたデータを外部端
末装置（図示ゼず）に与える。ところで、第１図に示り
ようなマイコンは、ＲＡＭ１２へ再込みまたはＲＡＭ１
２から読出し可能なピッ１−数（ｍピッ１−）が演算処
理部１１の処理能力に比例しているので、ｍピッ１〜マ
イコンと称される。
ところで、出力制御部１５に接続される端末装置によっ
ては、演算処理部１１で処理可能なビット数（ｍビット
）よりも大きなビット数（ｎビット；ｎ＞ｍ）を必要と
するものがある。この場合は、ｍビットデータをｎビッ
ト−データに変換して出ノｊｌｌｉＩＩｒｎ部１５から
出力する必要が生じる。このような場合、従来では第２
Δ図または第２Ｂ図に示すごとくｍビットデータをｎピ
ッ１−データに変換する回路を用いて処理していた。
ては、演算処理部１１で処理可能なビット数（ｍビット
）よりも大きなビット数（ｎビット；ｎ＞ｍ）を必要と
するものがある。この場合は、ｍビットデータをｎビッ
ト−データに変換して出ノｊｌｌｉＩＩｒｎ部１５から
出力する必要が生じる。このような場合、従来では第２
Δ図または第２Ｂ図に示すごとくｍビットデータをｎピ
ッ１−データに変換する回路を用いて処理していた。
第２Ａ図に４３いて、ｍピッ１−データを０ピツ１〜デ
ータに変換する場合は、演ｎ処理部１１の内部（または
演ｎ処理部１１と出力制御部１５どの間）に北側のバッ
フルレジスタ２１ａ〜２１見およびｎビットラッチ回路
２２を含ｌυで構成される。そして、各バッファレジス
タ２１ａ〜２１ｋがそれぞれｍピッ１一単位のデータを
一時記憶し、ｎビットラッチ回路２２が各バッファレジ
スタ２１８〜２１ｆ１．の内容をラッチして、それをｎ
ピッ１−データどして出力制御部１５に与えていた。但
し、第２図の例では、ｎ −ｍ ・北の場合、換口すれ
ば１バイ１〜が石ピッ１〜からなる場合においてｎビッ
トが見バイ１〜からなる場合を示Ｊ０ 第２Ｂ図において、ｍビットデータをｎビットデータに
変換する他の例としては、シフ１−レジスタを設４ノ、
１ピツ１へデータをビット直列でシフ１〜レジスタ２３
ヘス１〜アさせ、ｎビットのデータをシフ１−レジスタ
２３にロードさＵたとき、ｎピッ］−ラッチ回路２２が
シフ１−レジスタ２３の内容をラッチづるものである。
ータに変換する場合は、演ｎ処理部１１の内部（または
演ｎ処理部１１と出力制御部１５どの間）に北側のバッ
フルレジスタ２１ａ〜２１見およびｎビットラッチ回路
２２を含ｌυで構成される。そして、各バッファレジス
タ２１ａ〜２１ｋがそれぞれｍピッ１一単位のデータを
一時記憶し、ｎビットラッチ回路２２が各バッファレジ
スタ２１８〜２１ｆ１．の内容をラッチして、それをｎ
ピッ１−データどして出力制御部１５に与えていた。但
し、第２図の例では、ｎ −ｍ ・北の場合、換口すれ
ば１バイ１〜が石ピッ１〜からなる場合においてｎビッ
トが見バイ１〜からなる場合を示Ｊ０ 第２Ｂ図において、ｍビットデータをｎビットデータに
変換する他の例としては、シフ１−レジスタを設４ノ、
１ピツ１へデータをビット直列でシフ１〜レジスタ２３
ヘス１〜アさせ、ｎビットのデータをシフ１−レジスタ
２３にロードさＵたとき、ｎピッ］−ラッチ回路２２が
シフ１−レジスタ２３の内容をラッチづるものである。
ところが、第２Ａ図または第２Ｂ図に示すようなｍビッ
トデータを＋１ビツトデータに変換づる方法は、複数個
のバッファレジスタまたは１つのシフ１−レジスタが必
要となり、構成が複雑となり、高価となる問題点があっ
た。また、ｎピッｌ−のデータを出力するまでには、多
数の動作ステップが心間となり、そのためのプログラム
が複雑になるとともに、演算処理部１１がそのための動
作処理をしなければならなかった。
トデータを＋１ビツトデータに変換づる方法は、複数個
のバッファレジスタまたは１つのシフ１−レジスタが必
要となり、構成が複雑となり、高価となる問題点があっ
た。また、ｎピッｌ−のデータを出力するまでには、多
数の動作ステップが心間となり、そのためのプログラム
が複雑になるとともに、演算処理部１１がそのための動
作処理をしなければならなかった。
それゆえに、この発明の目的は、簡単な４Ｎ成でありか
つ安価にし−ｒｍビットデータを１）ビットデータに変
換して出力でき、データ変換のための特別のブｌ］グラ
ムを必要としないようなマイクロコンピュータシステム
を提供することである。
つ安価にし−ｒｍビットデータを１）ビットデータに変
換して出力でき、データ変換のための特別のブｌ］グラ
ムを必要としないようなマイクロコンピュータシステム
を提供することである。
この発明は、要約すれば、メモリセルの記憶内容を演算
処理手段に与えるときはｍピッｌ一単位のデータとして
読出し、出力制御；０部に与えるときはｎビット単位の
データとして読出ずことによって、１）ピッ１一単位の
データを直接出力できるようにしたものである。
処理手段に与えるときはｍピッｌ一単位のデータとして
読出し、出力制御；０部に与えるときはｎビット単位の
データとして読出ずことによって、１）ピッ１一単位の
データを直接出力できるようにしたものである。
以下に、図面を参照してこの発明の具体的な実施例を説
明覆る。
明覆る。
第３図はこの発明のマイクロコンピュータシステムの概
略を示すブロック図である。この実施例のマイクロコン
ピュータシステム３０が第１図と異なる点は、ＲＡ Ｍ
３２から読出したデータを演ｎ処理部１１に与えると
きはｍどツ１−データどして読出し、出力制御部１５に
与えるときはｎビットデータで読出すようにしたもので
ある。プなわら、この発明では、ｍビットデータとは別
に、ＲＡＭ３２からｎビットデータを直接出力できるよ
うにしたものである。このｎピッ１−データは、ＲＡＭ
３２から出力専用であって、演算処理部１１に与えるこ
とはできない。このようにすれば、従来のものに比べて
、バッファレジスタやシフトレジスタが不要どなり、ｎ
ビットデータを出力制御部１５でラツチリ−るだ（）で
よい。
略を示すブロック図である。この実施例のマイクロコン
ピュータシステム３０が第１図と異なる点は、ＲＡ Ｍ
３２から読出したデータを演ｎ処理部１１に与えると
きはｍどツ１−データどして読出し、出力制御部１５に
与えるときはｎビットデータで読出すようにしたもので
ある。プなわら、この発明では、ｍビットデータとは別
に、ＲＡＭ３２からｎビットデータを直接出力できるよ
うにしたものである。このｎピッ１−データは、ＲＡＭ
３２から出力専用であって、演算処理部１１に与えるこ
とはできない。このようにすれば、従来のものに比べて
、バッファレジスタやシフトレジスタが不要どなり、ｎ
ビットデータを出力制御部１５でラツチリ−るだ（）で
よい。
第４図はこの実施例のマイクロコンピュータシステム３
０の特徴となるＲＡＭ３２の詳細な回路図である。この
実施例のＲＡＭ３２は、１（ΔＭセル３２ａ、ｏ−デコ
ーダ３２１） ３３ ヨびカラム（マたはコラム）デコ
ーダ３２Ｇを含む。［くΔＭ ｔル３２ａは、第５図に
示すように、横方向に複数個のカラムを含み、１カラム
がｍビット−のセルを含む。したがって、ＲＡ Ｍｅル
３２ａの横方向のビン１〜数を１１＋αピッ１−とづ′
れば、（ｎ−１−α）７ｍカラムとなる。但しｎピッ１
へは、見・ｍビットである。そして、ＲＡＭセル３２ａ
の横方向のｍピッ１−ごどに、カラム番号が定められる
ものとする。
０の特徴となるＲＡＭ３２の詳細な回路図である。この
実施例のＲＡＭ３２は、１（ΔＭセル３２ａ、ｏ−デコ
ーダ３２１） ３３ ヨびカラム（マたはコラム）デコ
ーダ３２Ｇを含む。［くΔＭ ｔル３２ａは、第５図に
示すように、横方向に複数個のカラムを含み、１カラム
がｍビット−のセルを含む。したがって、ＲＡ Ｍｅル
３２ａの横方向のビン１〜数を１１＋αピッ１−とづ′
れば、（ｎ−１−α）７ｍカラムとなる。但しｎピッ１
へは、見・ｍビットである。そして、ＲＡＭセル３２ａ
の横方向のｍピッ１−ごどに、カラム番号が定められる
ものとする。
ＲＡＭ３２は、横方向にｆ）十αビットのセルを含む記
憶エリアが縦方向に複数個含まれ、根方向のそれぞれに
ロ一番号が定められる。そして、ＲＡＭセル３２ａのｍ
ピッ１〜のデータを読出１場合は、ロ一番号とカラム番
号との組合せによってアドレス指定される。また、０ピ
ツ１〜のデータをＲＡＭセル３２８から直接読出ず場合
は、ロ一番号の指定によつ゛Ｃ読出される。この場合、
［くΔＭセル３２ａの１つのローの記憶エリアには、］
１＋αピッ１〜含まれているので、ｎピッ１−データの
読出しのためには必要どしないαピッ１〜のデータもア
ドレス指定されることになるが、それは出力制９１１部
１５がｎビットデータのみをラッチし、αピッ（・のデ
ータを無視す゛るようにすればよい。また、ＲＡｊν１
１．フル３２ａの横方向のピッ１〜数がｎビットの場合
は、そのにうな約凍が不要となる。
憶エリアが縦方向に複数個含まれ、根方向のそれぞれに
ロ一番号が定められる。そして、ＲＡＭセル３２ａのｍ
ピッ１〜のデータを読出１場合は、ロ一番号とカラム番
号との組合せによってアドレス指定される。また、０ピ
ツ１〜のデータをＲＡＭセル３２８から直接読出ず場合
は、ロ一番号の指定によつ゛Ｃ読出される。この場合、
［くΔＭセル３２ａの１つのローの記憶エリアには、］
１＋αピッ１〜含まれているので、ｎピッ１−データの
読出しのためには必要どしないαピッ１〜のデータもア
ドレス指定されることになるが、それは出力制９１１部
１５がｎビットデータのみをラッチし、αピッ（・のデ
ータを無視す゛るようにすればよい。また、ＲＡｊν１
１．フル３２ａの横方向のピッ１〜数がｎビットの場合
は、そのにうな約凍が不要となる。
次に、第４図および第５図を参照して、ＲＡＭセル３２
ａのデータを読出す゛場合の動作を説明する。
ａのデータを読出す゛場合の動作を説明する。
まｆ、ＲＡＭＬフル３２ａから演樟処理部１１で演篩処
理可能なｍピッ１−のデータを読出ず場合の動作を述べ
る。この場合は、演専処理部１１がＵ一番号およびカラ
ム番号を含むアドレスデータをローデコーダ３２ｂ、カ
ラムデコーダ゛３２Ｃに与える。この演幹処理部１１か
ら出力されるアドレスデータとローデコーダ３２ｂどカ
ラムデコーダ３２Ｃとによって、読出アドレス指定手段
が１＆成される。ローデコーダ３２Ｉ］はアドレスデー
タに含まれるロ一番号に基づいて、ＲＡＭセル３２ａの
縦方向のアドレスすなわちロ一番号を指定する。
理可能なｍピッ１−のデータを読出ず場合の動作を述べ
る。この場合は、演専処理部１１がＵ一番号およびカラ
ム番号を含むアドレスデータをローデコーダ３２ｂ、カ
ラムデコーダ゛３２Ｃに与える。この演幹処理部１１か
ら出力されるアドレスデータとローデコーダ３２ｂどカ
ラムデコーダ３２Ｃとによって、読出アドレス指定手段
が１＆成される。ローデコーダ３２Ｉ］はアドレスデー
タに含まれるロ一番号に基づいて、ＲＡＭセル３２ａの
縦方向のアドレスすなわちロ一番号を指定する。
ロ一番号によって指定されたＲＡＭ ｔル３２ａの１１
１−αピッｌ−のデータは、カラムデコーダ３２Ｃに与
えられる。ノコラムデコーダ３２ｃは、アドレスデータ
に含まれるカラム番号に基づいて、１つの【」一番号で
指定されるｎ＋αピッｌ−のデータのうら、カラム番号
に対応するｎビットのデータのみを演ｎ処理部１１に与
える。したがって、演ｎ処理部１１は、演ｎ処理可能な
ピッ１−敗（ｍ ）のみの供給を受ｉプることができる
。
１−αピッｌ−のデータは、カラムデコーダ３２Ｃに与
えられる。ノコラムデコーダ３２ｃは、アドレスデータ
に含まれるカラム番号に基づいて、１つの【」一番号で
指定されるｎ＋αピッｌ−のデータのうら、カラム番号
に対応するｎビットのデータのみを演ｎ処理部１１に与
える。したがって、演ｎ処理部１１は、演ｎ処理可能な
ピッ１−敗（ｍ ）のみの供給を受ｉプることができる
。
一方、ＲＡＭセル３２ａからｎピッ１へデータを二売出
して出力制御部１５に与える場合は、次の動作が行なわ
れる。′１Ｊなわち、演ｎ処理部１１は、ＲＡＭ ｔル
３２ａから読出ずべきデータが記憶されているロ一番号
のみを含むアドレスデータをローデコーダ３２ｂに与え
る。プなわら、ｎビットデータを読出ず場合はアドレス
データにカラム番号が含まれていない。このため、ＲＡ
ＩＶＩセル３２ａは、ローデコーダ３２ｂによって指
定されたローの横方向のずべてのピッ１−数（ｎ＋α）
のデータを読出して出力制御部１５に与える。しかし、
出力ＩＩＩ １）１１部１５は＋１ピツ１〜のデータの
みをラッチづるので、残りのαピッ１−のデータが無視
されることになる。結果的には、ＲΔｔｖｌ ヒル３２
ａからｎビットのデータが読出されたのと等価となる。
して出力制御部１５に与える場合は、次の動作が行なわ
れる。′１Ｊなわち、演ｎ処理部１１は、ＲＡＭ ｔル
３２ａから読出ずべきデータが記憶されているロ一番号
のみを含むアドレスデータをローデコーダ３２ｂに与え
る。プなわら、ｎビットデータを読出ず場合はアドレス
データにカラム番号が含まれていない。このため、ＲＡ
ＩＶＩセル３２ａは、ローデコーダ３２ｂによって指
定されたローの横方向のずべてのピッ１−数（ｎ＋α）
のデータを読出して出力制御部１５に与える。しかし、
出力ＩＩＩ １）１１部１５は＋１ピツ１〜のデータの
みをラッチづるので、残りのαピッ１−のデータが無視
されることになる。結果的には、ＲΔｔｖｌ ヒル３２
ａからｎビットのデータが読出されたのと等価となる。
この実施例のにうにすることによって、シフ１〜レジス
タまたはバッフルレジスタを用いることなく、ＲＡＭセ
ル３２ａから直接ｎビットのデータを出力制御部１５へ
読出ずことができ、演ｎ処理部１１へ読出づ場合はｍピ
ッ１〜のみを読出せる利点がある。
タまたはバッフルレジスタを用いることなく、ＲＡＭセ
ル３２ａから直接ｎビットのデータを出力制御部１５へ
読出ずことができ、演ｎ処理部１１へ読出づ場合はｍピ
ッ１〜のみを読出せる利点がある。
以上のように、この発明ににれば、ｔ１ビットのデータ
を処理可能な演ｎ処理部を含むマイクロコンピュータシ
ステムにおいて、ｎピッ１〜のデータをＲＡＭセルから
直接読出すことができ、そのための構成が簡単となりか
つ安価にでき、特別のプログラムを必要としないなどの
特有の効果が奏される。
を処理可能な演ｎ処理部を含むマイクロコンピュータシ
ステムにおいて、ｎピッ１〜のデータをＲＡＭセルから
直接読出すことができ、そのための構成が簡単となりか
つ安価にでき、特別のプログラムを必要としないなどの
特有の効果が奏される。
第１図はこの発明の背景となるマイクロコンピュータシ
スデムのブｌ」ツク図である。第２Ａ図および第２［３
図はｍピッ１〜データを１）ピッ１−データに変換する
だめの従来の回路のブロック図である。 第３図はこの発明の一実施例のマイクロコンピュータシ
スデムのブロック図て゛ある。第４図はこの発明の特徴
どなる１）ビットデータをｍピッ１へデータに変換する
ための手段を含むＲＡＭ３２のブロック図である。第５
図はこの発明の詳細な説明ジるためのＲＡ Ｍセル３２
ａの記ｔｅ領域を図δ７的に示した図である。 図においで、１０．３０はマイクロコンピュータシス′
アム、１１ ｔ、ｉｎ＋１ｎｆｆｉＦＩ！ｆｌｓ、１２
．３２ｉにＲΔＶ、１３はＲＯＭ、１４は入力制御部、
１５は出力制御部、３２ｆｌはＲＡ Ｍ ｔ ／Ｌ、、
３２ｂｌ、ｔ’ｏ−デコーダ、３２０はノコラムデコー
ダを示づ。
スデムのブｌ」ツク図である。第２Ａ図および第２［３
図はｍピッ１〜データを１）ピッ１−データに変換する
だめの従来の回路のブロック図である。 第３図はこの発明の一実施例のマイクロコンピュータシ
スデムのブロック図て゛ある。第４図はこの発明の特徴
どなる１）ビットデータをｍピッ１へデータに変換する
ための手段を含むＲＡＭ３２のブロック図である。第５
図はこの発明の詳細な説明ジるためのＲＡ Ｍセル３２
ａの記ｔｅ領域を図δ７的に示した図である。 図においで、１０．３０はマイクロコンピュータシス′
アム、１１ ｔ、ｉｎ＋１ｎｆｆｉＦＩ！ｆｌｓ、１２
．３２ｉにＲΔＶ、１３はＲＯＭ、１４は入力制御部、
１５は出力制御部、３２ｆｌはＲＡ Ｍ ｔ ／Ｌ、、
３２ｂｌ、ｔ’ｏ−デコーダ、３２０はノコラムデコー
ダを示づ。
Claims (1)
- 【特許請求の範囲】 ｆｉｌピッ１−のデータを処理する演￥ｌ凱理手段、前
記慴ピッ１〜よりも大きなｎピッ１−（ｎ１ｍ）の５２
−夕をラッチして出力する出力制御部、前記ｎビット以
上の相対的に多いａビットを含む第１の方向と、相対的
に多いａビットの記憶エリアを第２の方向に複数個含ん
で記憶領域を構成し、組込／′跣出可能なメモリセル、
Ｊ３よび前記メモリセルの記憶内容を読出して前記演ｎ
処理手段または前記出力制御部に与えるための読出アド
レスを指定づ゛る読出アドレス指定手段を備え、 前記読出アドレス指定手段は、前記メモリセルの記憶内
容を眞記？ｌＸ１ｎ処理手段に与えるとき前記ｍビット
【１！位のデータとじで読出させ、前記出力制９０部に
与えるとき前記１１ビット単位のデータとし′ＣＣ出出
せるようにした、マイクロコンピュータシステム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138715A JPS5930156A (ja) | 1982-08-09 | 1982-08-09 | マイクロコンピユ−タシステム |
| US06/521,559 US4593373A (en) | 1982-08-09 | 1983-08-09 | Method and apparatus for producing n-bit outputs from an m-bit microcomputer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138715A JPS5930156A (ja) | 1982-08-09 | 1982-08-09 | マイクロコンピユ−タシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5930156A true JPS5930156A (ja) | 1984-02-17 |
Family
ID=15228432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138715A Pending JPS5930156A (ja) | 1982-08-09 | 1982-08-09 | マイクロコンピユ−タシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4593373A (ja) |
| JP (1) | JPS5930156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4926358A (en) * | 1987-05-20 | 1990-05-15 | Ricoh Company, Ltd. | System for controlling curls of a paper |
| JPH0466649U (ja) * | 1990-10-11 | 1992-06-12 |
Families Citing this family (17)
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|---|---|---|---|---|
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| GB8820237D0 (en) * | 1988-08-25 | 1988-09-28 | Amt Holdings | Processor array systems |
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| JP3566364B2 (ja) * | 1994-12-22 | 2004-09-15 | キヤノン株式会社 | データ処理装置及び方法 |
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