JPS6052502B2 - memory-control unit - Google Patents

Description

【発明の詳細な説明】 本発明は、例えばオーディオ信号をＰＣＭ変調して、
伝送媒体としてＶＴＲ（ビデオテープレコーダ）を用い
るＰＣＭ方式によるオーディオ信号記録再生装置に使用
して好適なメモリー制御装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention provides, for example, PCM modulation of an audio signal.
The present invention relates to a memory control device suitable for use in a PCM audio signal recording and reproducing device using a VTR (video tape recorder) as a transmission medium.

かかる信号記録再生装置の概略を第１図に示す。 An outline of such a signal recording/reproducing apparatus is shown in FIG.

第１図において１は例えば回転ヘッド形のＶＴＲを示す
。このＶＴＲＩはその記録信号入力端子ｌｉから与えら
れる映像信号をＦＭ変調器等からなる記録系を介して一
対の回転磁気ヘッドに供給し、映像信号の１フィールド
を磁気テープに傾斜したトラックとして記録するもので
ある。また、ＶＴＲＩの再生信号出力端子１０には、磁
気テープより再生された信号がＦＭ復調器等からなる再
生系を介することにより形成された映像信■）が取り出
される。このＶＴＲＩは一般に固定ヘッ ド方式に比べ
て伝送帯域が広い特長を有しており、このＶＴＲ１によ
り映像信号と信号形式が同一とされたＰＣＭ信号を記録
再生するものである。 即ち２Ｌ及び２Ｒは夫々ステレ
オオーディオ信号の左方信号及び右方信号が供給される
端子であり、これら左方信号及び右方信号は夫々ローパ
スフィルタ３Ｌ及び３Ｒ）サンプリングホールド回路４
Ｌ及び４ＲＮＡＤ変換器５Ｌ及び５Ｒを介されることに
よりＰＣＭ変調される。In FIG. 1, reference numeral 1 indicates, for example, a rotary head type VTR. This VTRI supplies a video signal given from its recording signal input terminal li to a pair of rotating magnetic heads via a recording system consisting of an FM modulator, etc., and records one field of the video signal as an inclined track on the magnetic tape. It is something. Further, a video signal (2) formed by passing a signal reproduced from a magnetic tape through a reproduction system including an FM demodulator and the like is outputted to a reproduction signal output terminal 10 of the VTRI. This VTRI generally has a feature of a wider transmission band than a fixed head type, and this VTR 1 records and reproduces a PCM signal whose signal format is the same as that of a video signal. That is, 2L and 2R are terminals to which left and right signals of a stereo audio signal are supplied, respectively, and these left and right signals are passed through low-pass filters 3L and 3R, respectively) and a sampling hold circuit 4.
PCM modulation is performed by passing through L and 4 RNAD converters 5L and 5R.

このＡＤ変換器５Ｌ及び５Ｒのデジタル出力は並列コー
ドであるので、並列直列変換器６により直列形式とされ
、時間軸圧縮回路７に供給され、時間軸圧縮回路７の出
力が同期信号付加回路８に供給される。時間軸圧縮回路
７及び同期信号付加回路８はＰＣＭ信号を映像信号と同
一の信号形態とするもので、前者により映像信号におけ
る垂直ブランキング期間に相当するデータ欠如期間が形
成され、後者により映像信号における垂直同期信号及び
水平同期信’号に相当する同期信号が付加される。この
同期信号付加回路８の出力がＶＴＲＩの記録信号入力端
子ｌｉに供給される。 即ち第２図はこの記録されるＰ
ＣＭ信号の１フィールド期間（２６２．５Ｈ）但しＨは
水平周期）を・示すもので、垂直同期信号ＶＤ）等価パ
ルスＥＱ、及びＥＱ。Since the digital outputs of the AD converters 5L and 5R are parallel codes, they are converted into a serial format by a parallel-serial converter 6 and supplied to a time-base compression circuit 7, and the output of the time-base compression circuit 7 is sent to a synchronization signal addition circuit 8. supplied to The time axis compression circuit 7 and the synchronization signal addition circuit 8 convert the PCM signal into the same signal form as the video signal.The former forms a data missing period corresponding to the vertical blanking period in the video signal, and the latter creates a A synchronization signal corresponding to the vertical synchronization signal and horizontal synchronization signal ' is added. The output of this synchronizing signal addition circuit 8 is supplied to the recording signal input terminal li of the VTRI. That is, Fig. 2 shows this recorded P
This indicates one field period (262.5H) of the CM signal (where H is the horizontal period), and the vertical synchronization signal (VD) equivalent pulse EQ and EQ.

を含む胆の垂直ブランキング期間とその前後の期間には
データが挿入されず、例えば２４５Ｈの期間において水
平同期信号ＨＤて規定される１Ｈの期間毎にＰＣＭ信号
の３ワードが挿入される。この３ワードのＰＣＭ信号は
第３図に拡大して示すように、８ビツト相当のパルス幅
の水平同期信号ＨＤ及びその後の８ビツト相当のパルス
幅のバツクポーチを含む期間１ＢＧの後から、各ワード
が３２ビツトのコードが３ワード挿入されてなるもので
、１Ｈの期間は１１２ビツト相当の期間となる。この１
ワードは夫々１６ビツトの左右のオーデイオ信号が直列
に配されたもので、第３図では簡単のため゜゜１゛と“
゜０゛が交互の場合を表わす。また、第４図に示すよう
に垂直ブランキング期間は、奇数フイールド及び偶数フ
イールドでテレビジヨン信号と同様に１１２Ｈのずれを
もたせられており、狙の期間の等価パルスＥＱｌ、狙の
期間の垂直同期信号ＶＤ及び？の期間の等価パルスＥＱ
２が連続しているものである。そして、ＰＣＭ信号がそ
のフイールドにおいて最初に挿入されている時点から、
２４５Ｈの期間がＰＣＭ信号の存在する期間となり、こ
の後から次のフイールドの最初にＰＣＭ信号が挿入され
る迄の期間がデータ欠如期間１ＲＧとなり、（２４５Ｈ
＋ＩＲＧ）が１レコードと称される。データ欠如期間１
ＲＧは、偶数フイールドにおいて１７Ｈであり、奇数フ
イールドにおいて１８Ｈであり、平均して１７．５Ｈと
される。再生時では、第２図と同様なＰＣＭ信号が同期
信号分離回路９を介して時間軸伸長回路１０に供給され
る。この時間軸伸長回路１０の出力に連続したＰＣＭ信
号が現れ、これが直列並列変換回路１１により並列コー
ドに変換される。そしてＤＡ変換器１２Ｌ及び１２Ｒと
ローパスフイルタ１３Ｌ及び１３Ｒの系路を介すること
により、出力端子１４Ｌに左方信号が得られ、出力端子
１４Ｒに右方信号が得られる。時間軸圧縮回路７及び時
間軸伸長回路１０はＲＡＭ又は複数個のシフトレジスタ
等て実現される。No data is inserted into the vertical blanking period including , and the periods before and after it. For example, in a period of 245H, three words of the PCM signal are inserted every 1H period defined by the horizontal synchronization signal HD. As shown in an enlarged view in FIG. 3, this 3-word PCM signal starts from a period 1BG that includes a horizontal synchronizing signal HD with a pulse width equivalent to 8 bits and a back porch with a pulse width equivalent to 8 bits, and each word is formed by inserting three words of 32-bit code, and the period of 1H is equivalent to 112 bits. This one
Words are 16-bit left and right audio signals arranged in series, and in Figure 3, for simplicity, they are expressed as ゜゜1゛ and ``.
゜0゛ represents the case of alternation. In addition, as shown in FIG. 4, the vertical blanking period is given a 112H shift in the odd and even fields, similar to the television signal, and the equivalent pulse EQl of the target period and the vertical synchronization of the target period. Signal VD and? Equivalent pulse EQ for a period of
2 are consecutive. Then, from the time the PCM signal is first inserted in that field,
The period of 245H is the period in which the PCM signal exists, and the period after this until the PCM signal is inserted at the beginning of the next field is the data missing period 1RG.
+IRG) is called one record. Data missing period 1
RG is 17H in even fields, 18H in odd fields, and 17.5H on average. During reproduction, a PCM signal similar to that shown in FIG. 2 is supplied to the time axis expansion circuit 10 via the synchronization signal separation circuit 9. A continuous PCM signal appears at the output of the time axis expansion circuit 10, and is converted into a parallel code by the serial/parallel conversion circuit 11. Then, by passing through a system of DA converters 12L and 12R and low-pass filters 13L and 13R, a left signal is obtained at an output terminal 14L, and a right signal is obtained at an output terminal 14R. The time axis compression circuit 7 and the time axis expansion circuit 10 are implemented using a RAM, a plurality of shift registers, or the like.

また記録系には図示せずも基準発振器が設けられ、基準
発振器の出力からサンプリングホールド回路４Ｌ，４Ｒ
に対するサンプリングパルス、鳩変換器５Ｌ，５Ｒ１並
列直列変換器６及び時間軸圧縮回路７に対するクロツク
パルスが形成される。一方、再生系では再生ＰＣＭ信号
から分離された同期信号ＨＤ，Ｄをタイムベースとして
時間軸伸長回路１０、直列並列変換器１１、ＤＡ変換器
１２Ｌ，１２Ｒに対するクロツクパルスが形成される。
かかる記録再生装置において時間軸圧縮回路７及び時間
軸伸長回路１０は時間軸の圧縮及び伸長処理を１レコー
ド単位で行なうもので、例えばＲＡＭによつて構成する
ことができる。Further, the recording system is provided with a reference oscillator (not shown), and sampling and holding circuits 4L and 4R are connected to the output of the reference oscillator.
sampling pulses for the pigeon converters 5L, 5R1, parallel-to-serial converters 6, and clock pulses for the time base compression circuit 7 are formed. On the other hand, in the reproduction system, clock pulses for the time base expansion circuit 10, the serial/parallel converter 11, and the DA converters 12L and 12R are formed using the synchronization signals HD and D separated from the reproduction PCM signal as a time base.
In such a recording/reproducing apparatus, the time axis compression circuit 7 and the time axis expansion circuit 10 perform time axis compression and expansion processing on a record-by-record basis, and can be constructed of, for example, a RAM.

また、時間軸を変換するために書込みと読出しを非同期
で行なうように、ＲＡＭに対する制御が工夫されている
。そして時間軸圧縮回路７を構成するＲＡＭの容量は時
間軸圧縮量を考慮して定められ、時間軸伸長回路１０を
構成するＲＡＭの容量は時間軸伸長量及びＴＲｌにおい
て生じる時間軸変動の量を考慮して定められている。し
かしながら、この時間軸変動量が当初の予想を上回るも
のであると、オーバーフローあるいはアンダーフローが
生じることになる。従つてオーバーフローあるいはアン
ダーフローに対する対策が必要となる。本発明はかかる
時間軸伸長回路１０に使用して好適なメモリー制御装置
を提供するもので、特にオーバーフローあるいはアンダ
ーフローを検出して書込みアドレス又は読出しアドレス
の何れか一方を制御するだけで正常動作に回復できるよ
うにしたものである。以下、第５図を参照して本発明の
一実施例について説明するに、同期分離回路９からの再
生同期信号がパルス発生回路２１に供給される。Furthermore, control of the RAM is devised so that writing and reading are performed asynchronously in order to convert the time axis. The capacity of the RAM that constitutes the time axis compression circuit 7 is determined by considering the amount of time axis compression, and the capacity of the RAM that constitutes the time axis expansion circuit 10 is determined based on the amount of time axis expansion and the amount of time axis fluctuation occurring in TRl. It is determined with consideration. However, if this amount of time axis variation exceeds initial expectations, overflow or underflow will occur. Therefore, countermeasures against overflow or underflow are required. The present invention provides a memory control device suitable for use in such a time axis expansion circuit 10. In particular, the present invention provides a memory control device suitable for use in such a time axis expansion circuit 10. In particular, normal operation can be achieved by simply detecting overflow or underflow and controlling either the write address or the read address. It is made possible to recover. An embodiment of the present invention will be described below with reference to FIG. 5. A reproduction synchronization signal from the synchronization separation circuit 9 is supplied to the pulse generation circuit 21.

パルス発生回路２１はその一方の出力端子２１ａに再生
同期信号の有する時間軸変動のうちでジツタと称される
比較的高い周波数の時間軸変動に追従した書込みビツト
クロツクＰＷＢＣを発生すると共に、その他方の出力端
子２１ｂに再生同期信号の有する時間軸変動のうちでド
リフトと称される頗る低い周波数例えば０．３Ｈｚ以下
の時間軸変動に追従した読出しビツトクロツクＰＲＢＣ
を発生する。この場合、読出しビツトクロツクＰＲＢＣ
を一定周波数のものとしても良いが、ドリフト迄も補正
するとなるとＲＡＭの容量が大きくなる不都合があり、
また再生オーデイオ信号中にドリフトが含まれていても
聴惑上は大きな影響がないので上述のようにしている。
また、ワードカウンタ２２Ｗにより、書込みワードクロ
ツクＰＷＷＣが形成され、ワードカウンタ２２Ｒにより
読出しワードクロツクＰＲＷＣが形成される。また、再
生同期信号がゲート信号発生回路２３に供給され、これ
により第６図Ａに示す書込み動作の開始及び停止を制御
する書込みゲート信号ＰＷＧが形成されると共に、第６
図Ｂに示す読出し動作の開始及び停止を制御する読出し
ゲート信号ＰＲＧが形成される。The pulse generating circuit 21 generates at one output terminal 21a a write bit clock PWBC that follows relatively high-frequency time axis fluctuations called jitter among the time axis fluctuations of the reproduction synchronization signal, and outputs the write bit clock PWBC at the other output terminal 21a. Output terminal 21b is connected to a read bit clock PRBC that follows very low frequency time axis fluctuations called drift among the time axis fluctuations of the reproduction synchronization signal, for example, 0.3 Hz or less.
occurs. In this case, the read bit clock PRBC
may be set to a constant frequency, but if you also correct for drift, there is a problem that the RAM capacity will increase.
Furthermore, even if the reproduced audio signal contains drift, it does not have a large effect on hearing, so the above-mentioned method is used.
Further, the word counter 22W forms a write word clock PWWC, and the word counter 22R forms a read word clock PRWC. Further, the reproduction synchronization signal is supplied to the gate signal generation circuit 23, thereby forming the write gate signal PWG for controlling the start and stop of the write operation shown in FIG.
A read gate signal PRG that controls the start and stop of the read operation shown in FIG. B is formed.

再生系では時間軸の伸長がなされるから、書込みゲート
信号ＰＷＧによりデータ欠如期間１ＲＧにおいてはＰＣ
Ｍ信号のＲＡＭに対する書込みは休止され、一方、読出
し制御信号ＰＲＧにより読出しは書込みクロツク周波数
より低い読出しクロツクに同期して連続してなされる。
この場合、時間軸変動を考慮して書込みゲート信号ＰＷ
Ｇにより書込み動作が開始されてから所定の時間遅れて
読出しゲート信号ＰＲＧにより読出し動作が開始される
。この書込みゲート信号ＰＷＧにより制御される書込み
ゲート回路２４Ｗと読出しゲート信号ＰＲＧにより制御
される読出しゲート回路２４Ｒが設けられている。In the reproduction system, the time axis is extended, so during the data missing period 1RG due to the write gate signal PWG, the PC
Writing of the M signal to the RAM is suspended, while reading is performed continuously in synchronization with a read clock lower than the write clock frequency by the read control signal PRG.
In this case, in consideration of time axis fluctuations, the write gate signal PW
The read operation is started by the read gate signal PRG after a predetermined time delay after the write operation is started by the signal G. A write gate circuit 24W controlled by the write gate signal PWG and a read gate circuit 24R controlled by the read gate signal PRG are provided.

書込みゲート回路２４Ｗを通過した書込みビツトクロツ
クＰＷＢＣ及び書込みワードクロツクＰＷＷＣが夫々書
込み側のビツトアドレスカウンタ２５ＷＢ及びワードア
ドレスカウンタ２５ＷＷに供給され、一方、読出しゲー
ト回路２４Ｒを通過した読出しビツトクロツクＰＲＢＣ
及び読出しワードクロツクＰＲＷＣが夫々読出し側のビ
ツトアドレスカウンタ２５ＲＢ及びワードアドレスカウ
ンタ２５ＲＷに供給される。更に、後述するように本例
てはＰＣＭ信号の順序を並びかえるインターリーフを記
録時に行ない、一方再生時てはこの順序をもとの順序に
戻すデインターリーブを行なつているので、このインタ
ーリーフ及びデインターリーブの１単位である１プロツ
クを指定するためのプロツクカウンタ２５ＷＬ及び２５
ＲＬが設けられている。そしてデインタ一りーブは書込
みアドレスの制御でなされているのでデインターリーブ
制御回路３０が設けられている。この書込み側のアドレ
スカウンタの出力がアドレスセレクタ２６に供給される
と共に、読出し側のアドレスカウンタの出力が後述の保
護回路３１を介してアドレスセレクタ２６に供給され、
アドレスセレクタ２６により書込み側又は読出し側の何
れかのアドレスが選択され、この選択されたアドレスが
ＲＡＭ２７に対して与えられる。ＲＡＭ２７に対して入
力されるＰＣＭ信号はラツチ回路２８を介されることに
より、書込みビツトクロツクＰＷＢＣに同期したものと
なされ、ＲＡＭ２７から出力されるＰＣＭ信号は前述の
ように直列並列変換されてＤＡ変換器１２Ｌ，１２Ｒに
供給される。このようにひとつのＲＡＭ２７を用いて時
間軸の伸長及び時間軸変動分の除去を行なうために、非
同期で書込み動作及び読出し動作がなされる。The write bit clock PWBC and write word clock PWWC that have passed through the write gate circuit 24W are supplied to the write side bit address counter 25WB and word address counter 25WW, respectively, while the read bit clock PRBC that has passed through the read gate circuit 24R is supplied to the write side bit address counter 25WB and word address counter 25WW, respectively.
and a read word clock PRWC are supplied to a bit address counter 25RB and a word address counter 25RW on the read side, respectively. Furthermore, as will be described later, in this example, interleaving is performed to rearrange the order of PCM signals during recording, while deinterleaving is performed to return this order to the original order during playback. and block counters 25WL and 25 for specifying one block, which is one unit of deinterleaving.
RL is provided. Since deinterleaving is performed under the control of the write address, a deinterleaving control circuit 30 is provided. The output of the address counter on the write side is supplied to the address selector 26, and the output of the address counter on the read side is supplied to the address selector 26 via a protection circuit 31, which will be described later.
The address selector 26 selects either the write side or the read side address, and this selected address is given to the RAM 27. The PCM signal input to the RAM 27 is synchronized with the write bit clock PWBC by passing through the latch circuit 28, and the PCM signal output from the RAM 27 is serial-parallel converted as described above and sent to the DA converter 12L. , 12R. In this way, in order to expand the time axis and remove time axis fluctuations using one RAM 27, write and read operations are performed asynchronously.

これは、アドレスセレクタ２６に加えられて書込みアド
レス或いは読出しアドレスの選択を制御する制御信号Ａ
ＤＳＬＣＴ＜５ＲＡＭ２７の書込み読出し制御回路（図
示せず）に供給される制御信号ＷＥによつてなされる。
これら制御信号ＡＤＳＬＣＴ及びＷＥはメモリー制御信
号発生回路２９により書込みビツトクロツクＰＷＢＣ及
び読出しビツトクロツクＰＲＢＣから形成される。メモ
リー制御信号発生回路２９は書込みビツトクロツクＰＷ
ＢＣを基準として、そのクロツクの周期を第１の半周期
と第２の半周期に分割し、第１の半周期に読出しビツト
クロツクＰＲＢＣの立上りが到来したとき書込みサイク
ルは書込みビツトクロツクＰＷＢＣの立上りで開始し、
書込みサイクル終了後読出しサイクルを開始し、第２の
半周期に読出しビツトクロツクＰＲＢＣの立上りが到来
したとき実効的な読出しサイクルを開始し、この読出し
サイクル終了後書込みサイクルを開始するように制御信
号ＡＤＳＬＣＴ及びＷＥを発生する。メモリー制御信号
発生回路２９の一例は本出願人が先に出願した特公昭５
８−５７８３６に記載されている。即ち第７図Ａに示す
ような周期Ｔｗの書込みビツトクロツクＰＷＢＣと同図
Ｂに示すような周期ＴＲ（Ｔｗ＜ＴＲ）の読出し・ビツ
トクロツクＰＲＢＣから、同図Ｃに示す制御信号ＷＥ及
び同図Ｄに示す制御信号ＡＤＳＬＣＴが形成される。そ
して、これら制御信号ＷＥ及びＡＤＳＬＣＴにより第７
図においてＴｗで示す書込みサイクルとＴＲで示す読出
しサイクルが互いに重・複しないように規定され、書込
みサイクルＴｗにおいてＰＣＭ信号がＲＡＭの所定の書
込アドレスに書込まれ、読出しサイクルＴＲにおいて所
定の読出しアドレスからＰＣＭ信号が読み出される。This is a control signal A that is applied to the address selector 26 and controls the selection of a write address or a read address.
DSLCT<5 is performed by a control signal WE supplied to a write/read control circuit (not shown) of the RAM 27.
These control signals ADSLCT and WE are generated by the memory control signal generating circuit 29 from the write bit clock PWBC and the read bit clock PRBC. The memory control signal generation circuit 29 uses the write bit clock PW.
BC as a reference, the period of the clock is divided into a first half period and a second half period, and when the rising edge of the read bit clock PRBC arrives in the first half period, the write cycle starts at the rising edge of the write bit clock PWBC. death,
Control signals ADSLCT and ADSLCT are set so that a read cycle is started after the end of the write cycle, an effective read cycle is started when the read bit clock PRBC rises in the second half cycle, and a write cycle is started after the end of this read cycle. Generate WE. An example of the memory control signal generation circuit 29 is the Japanese Patent Publication No. 5, filed earlier by the present applicant.
8-57836. That is, from a write bit clock PWBC with a period Tw as shown in FIG. 7A and a read bit clock PRBC with a period TR (Tw<TR) as shown in FIG. 7B, a control signal WE shown in FIG. A control signal ADSLCT shown is generated. Then, by these control signals WE and ADSLCT, the seventh
In the figure, a write cycle indicated by Tw and a read cycle indicated by TR are specified so that they do not overlap or overlap with each other. In the write cycle Tw, a PCM signal is written to a predetermined write address of the RAM, and in the read cycle TR, a predetermined readout signal is written. A PCM signal is read from the address.

またインターリーフ及びデインターリーブは３２ノワー
ドを１プロツクとして行なわれている。即ち記録時にお
いてオーデイオ信号がＰＣＭ変調されて得られる１番目
のワードＷ，から３旙目のワードＷ３２を第８図Ａに示
す。但し第８図では各ワードに関して数字の添字のみを
示し、また簡単のため時間軸の圧縮及び伸長については
省略されている。そして、記録系の時間軸圧縮回路７に
おけるアドレス制御によつてインターリーフが行なわれ
、ＴＲｌにより磁気テープに記録されるときは、１プロ
ツクの前半の１６ワードには、奇数番目のワードＷｌ，
Ｗ３，Ｗ５・・・・・・Ｗ３ｌが順次配列され、後半の
１６ワードには偶数番目のワードＷ２，Ｗ４，Ｗ６・・
・・・・Ｗ３２が順次配列される。また、再生ＰＣＭ信
号もこの第８図Ｂに示す順序となつており、デインター
リーブ回路３０によつて書込みアドレス制御されること
で、第８一図Ｃに示すもとの順序に戻される。つまり、
１プロツクのうちで最初にＲＡＭ２７に供給されるワー
ドＷ１から１幡目に供給されるワードＷ３ｌまでは、奇
数番目のワードアドレスに書き込まれ、１プロツクの後
半に供給される１６ワードは偶数番目のワードアドレス
に書き込まれ、また読出し時には、最初のワードＷ１の
書込まれたアドレスから順次ワードアドレスが進められ
て読出し動作がなされるのである。このように３２ワー
ドを１プロツクとしてインターリーフ及びデインターリ
ーブを行なつており、また前述のように１レコードのう
ちに挿入されるＰＣＭ信号は７３５ワードであるから、
１レコードでは２２プロツクと３１ワードが存在するこ
とになる。Also, interleafing and deinterleaving are performed using 32 nowords as one block. That is, FIG. 8A shows the first word W and the third word W32 obtained by PCM modulating the audio signal during recording. However, in FIG. 8, only numerical subscripts are shown for each word, and compression and expansion of the time axis are omitted for simplicity. Then, interleaf is performed by address control in the time axis compression circuit 7 of the recording system, and when recording on the magnetic tape by TRl, the first 16 words of one block include odd-numbered words Wl,
W3, W5...W3l are arranged sequentially, and the latter 16 words contain even-numbered words W2, W4, W6...
...W32 are arranged in sequence. The reproduced PCM signals are also in the order shown in FIG. 8B, and are returned to the original order shown in FIG. 81C by write address control by the deinterleave circuit 30. In other words,
The first word W1 supplied to the RAM 27 in one block to the first word W3l supplied to the RAM 27 are written to odd-numbered word addresses, and the 16 words supplied in the latter half of one block are written to even-numbered word addresses. When data is written to a word address and read, the word address is sequentially advanced from the written address of the first word W1 to perform a read operation. In this way, interleaf and deinterleave are performed using 32 words as one block, and as mentioned above, the PCM signal inserted in one record is 735 words.
There are 22 blocks and 31 words in one record.

また、ＲＡＭ２７は４Ｋ（＝４０９６）ビツトの容量で
ある。このようにインターリーフを行なうことにより再
生時にＶＴＲｌにおいて発生するドロツプアウトによる
影響を分散させることができる利点がある。次に本発明
の特長とするアンダーフロー及びオーバーフローに対す
る保護回路３１に関して説明する。Further, the RAM 27 has a capacity of 4K (=4096) bits. By performing interleaf in this manner, there is an advantage that the influence of dropouts occurring in the VTR1 during playback can be dispersed. Next, the protection circuit 31 against underflow and overflow, which is a feature of the present invention, will be explained.

本例においてはアンダーフロー及びオーバーフローの検
出は、通常の状態において最もアンダーフロー及びオー
バーフローを生じやすい時点での読出しアドレスを監視
することによつてなされる。つまり、第６図Ａに示す書
込みゲート信号ＰＷＧが立上る時点Ｘ１から書込み動作
が開始され、これより遅れた時点Ｙから第６図Ｂに示す
読出しゲート信号ＰＲＧにより読出し動作が開始され、
書込み動作は時点Ｚの後で一旦停止され、次に再び時点
Ｘ２から書込み動作が開始されるから、読出すべきＰＣ
Ｍ信号がまだ書込まれていないアンダーフローが生じや
すいのは、新たに次のＰＣＭ信号が書込まれる直前の時
点Ｘ２であり、また書込まれるＰＣＭ信号がＲＡＭ２７
の容量をこえてしまうオーバーフローが生じやすいのは
、書込み動作が停止する直前の時点Ｚである。この時点
Ｘ２において、既に書込まれている７３５ワードに対し
て１６ワード以下の差しかない読出しアドレスが指定さ
れると、デインターリーブを行なつているためにアンダ
ーフローが生じることになる。従つて２２プロツク１４
ワード（７３５ワード−１７ワード）という読出しアド
レスが時点Ｘ２より前に発生すればアンダーフローのお
それがあると検出することができる。また時点Ｚにおい
てＲＡＭ２７の容量が？ビツト（１２８ワード）であつ
て、かつデインターリーブを行なつているから、読出さ
れるワードが書込まれた７３５ワードに対して（１２８
−１６＝１１２ワード）以上の差をもつものであるとオ
ーバーフローが生じることになる。従つて６２４ワード
（７３５ワード−１１１ワード）に対応する読出しアド
レスである１９プロツク１６ワードが時点Ｚより後に発
生すればオーバーフローのおそれがあると検出すること
ができる。そしてアンダーフローのおそれを検出したと
きには、読出しアドレスが進むのを停止し、オーパーフ
ロ一のおそれを検出したときには、読出しアドレスを必
要なワード数だけとばして先に進めるようになす。読出
しワードアドレスが進まないと、同一のＰＣＭ信号が繰
り返して読出されるから、ＰＣＭ復調後のオーデイオ信
号は一部に同一レベルの信号が連続したものとなり、一
方読出しワードアドレスがとばされると、ＰＣＭ復調後
のオーデイオ信号は一部の信号が欠落して信号のつなが
りが不連続のものとなる。しかし、このような現象の発
生する時間は頗る短時間であるから、聴感上は不自然で
はない。第９図は、以上の動作を実現する保護回路３１
の一例である。第９図における直列に接続された各４ビ
ツトのバイナリーウンタのうちで、最初の５ビツトが読
出しワードアドレスとされ、次の５ビツトが読出しプロ
ツクアドレスとされるようにワードアドレスカウンタ２
５ＲＷ及びプロツクアウトレスカウンタ２５ＲＬが構成
されている。このプロツクアドレスカウンタ２５ＲＬの
出力のうちで所定のものがアンドゲート４１に供給され
ることにより、アンドゲート４１の出力に２２プロツク
でぱ“１゛となる信号が形成される。また、ワードアド
レスカウンタ２５ＲＷの出力のうちで所定のものが供給
されるアンドゲート４２により１４ワード及び１５ワー
ドで゜゜１゛となる信号が形成される。これらアンドゲ
ート４１及び４２の出力がアンドゲート４３に供給され
てアンドゲート４３の出力に２２プロツクの１４ワード
及び１５ワードで“１゛となる信号が形成される。更に
アンドゲート４４により２２プロツクの１６ワード以上
で″Ｒ３となる信号が形成され、アンドゲート４３及び
４４の出力がノアゲート４５に供給される。従つてノア
ゲート４５の出力信号Ｃ１は２２プロツクの１４ワード
以上で゜゜０゛となり、次の周期のＰＣＭ信号を読出す
ためにこれらアドレスカウンタがクリアされて読出しア
ドレスがＯプロツクＯワードとなることによつて６゜１
゛となる。また上述と同様にアンドゲート４６により１
９プロツクで゜゜１゛となる信号が形成され、このアン
ドゲート４６の出力と１６ワード以上で′４ｒ３となる
信号が供給されるアンドゲート４７が設けられ、このア
ンドゲート４７の出力と２０プロツク以上で“゜１゛と
なるアンドゲート４８の出力がオアゲート４９に供給さ
れる。In this example, underflow and overflow are detected by monitoring the read address at the point where underflow and overflow are most likely to occur under normal conditions. That is, the write operation is started from time point X1 when the write gate signal PWG shown in FIG. 6A rises, and the read operation is started from time point Y later than this by the read gate signal PRG shown in FIG. 6B.
The write operation is temporarily stopped after time Z, and then starts again from time X2, so the PC to be read
Underflow, where the M signal has not yet been written, is likely to occur at time point X2 immediately before the next PCM signal is newly written, and the PCM signal to be written is likely to occur in the RAM 27.
An overflow that exceeds the capacity is likely to occur at time Z immediately before the write operation stops. At this time point X2, if a read address with a difference of 16 words or less from the 735 words already written is specified, an underflow will occur because deinterleaving is being performed. Therefore, 22 blocks 14
If a read address of word (735 words - 17 words) occurs before time point X2, it can be detected that there is a possibility of underflow. Also, what is the capacity of RAM27 at time Z? Since it is a bit (128 words) and deinterleaving is performed, the read word is (128 words) compared to the written 735 words.
-16=112 words) or more, an overflow will occur. Therefore, if 16 words of 19 blocks corresponding to 624 words (735 words - 111 words) occur after time Z, it can be detected that there is a risk of overflow. When a risk of underflow is detected, the read address stops advancing, and when a risk of overflow is detected, the read address is skipped by the necessary number of words and the read address is advanced. If the read word address does not advance, the same PCM signal will be read out repeatedly, so part of the audio signal after PCM demodulation will be a continuous signal at the same level.On the other hand, if the read word address is skipped, the PCM signal will be read out repeatedly. After demodulation, some signals are lost in the audio signal and the signal connections become discontinuous. However, since the time during which such a phenomenon occurs is extremely short, it is not unnatural to the auditory sense. FIG. 9 shows a protection circuit 31 that realizes the above operation.
This is an example. Of the 4-bit binary counters connected in series in FIG. 9, the word address counter 2 is configured such that the first 5 bits are used as a read word address and the next 5 bits are used as a read block address.
5RW and a block output counter 25RL. By supplying a predetermined value of the outputs of the block address counter 25RL to the AND gate 41, a signal in which 22 blocks are set to "1" is formed at the output of the AND gate 41. The AND gate 42 to which a predetermined value of the outputs of the counter 25RW is supplied forms a signal of ゜゜1゛ for the 14th word and the 15th word.The outputs of these AND gates 41 and 42 are supplied to the AND gate 43. As a result, a signal which becomes "1" at the output of the AND gate 43 is formed at the 14th and 15th words of 22 blocks. Further, the AND gate 44 forms a signal "R3" with 16 words or more of 22 blocks, and the outputs of AND gates 43 and 44 are supplied to the NOR gate 45. Therefore, the output signal C1 of the NOR gate 45 is 14 words of 22 blocks. With the above, it becomes ゜0゛, and in order to read the PCM signal of the next cycle, these address counters are cleared and the read address becomes O block O word, so that it becomes 6゜1.
It becomes ゛. Also, as described above, 1 is set by the AND gate 46.
A signal that becomes ゜゜1゛ is formed in 9 blocks, and an AND gate 47 is provided which is supplied with the output of this AND gate 46 and a signal that becomes `4r3 in 16 words or more. The output of the AND gate 48 which becomes "゜1゛" is supplied to the OR gate 49.

従つてオアゲート４９の出力信号Ｇ２は１９プロツク１
６ワード以上で“゜１゛となリアドレスカウンタがクリ
アされることによつて“０゛となる信号である。そして
上述のノアゲート４５の出力信号Ｇ１が書込みゲート信
号ＰＷＧと共にオアゲート５０に供給され、オアゲート
４９の出力信号Ｇ２が書込みゲート信号ＰＷＧと共にオ
アゲート５１に供給される。Therefore, the output signal G2 of the OR gate 49 is 19 block 1.
This is a signal that becomes "0" when the rear address counter, which is "1" for 6 words or more, is cleared. The output signal G1 of the NOR gate 45 described above is supplied to the OR gate 50 together with the write gate signal PWG, and the output signal G2 of the OR gate 49 is supplied to the OR gate 51 together with the write gate signal PWG.

そしてオアゲート５０の出力信号Ｇｌｌが読出しワード
クロツクＰＲＷＣの供給されるアンドゲート５２に供給
され、オアゲート５１の出力信号Ｇｌ２がアドレスカウ
ンタ２５ＲＷ及び２５ＲＬの口ード端子ＬＤに加えられ
る。この信号Ｇｌｌが゜゜０゛のときは、読出しワード
クロツクＰＲＷＣはアドレスカウンタに供給されないか
ら、読出しアドレスは先に進まなくなる。また信号Ｇｌ
２が“１゛から“４０゛となるとアドレスカウンタに図
示の如きコードがプリセツトされ、読出しアドレスが強
制的に１９プロツクの１７ワードとなされる。上述の構
成によれば、正常動作時では、第１０図Ａに示す書込み
ゲート信号ＰＷＧに対して同図Ｂに示すタイミングのノ
アゲート４５の出力信号Ｇ１と同図Ｃに示すタイミング
のオアゲート４９の出力信号Ｃ２が発生する。つまり、
前述のように読出しアドレスが２２プロツク１４ワード
となつたことを示す信号Ｃ１の立下りは時点Ｘ２より後
となり、また読出しアドレスが１９プロツク１６ワード
となつたことを示す信号Ｃ２の立上りは時点ｚより前と
なる。従つてアンドオアゲート５４及び５１の出力信号
Ｇｌｌ及びＧｌ２は第１０図Ｄ及びＥに示すように６６
ｒ′のままであり、アドレスカウンタに対するプリセツ
トはなされず、読出しワードクロツクは供給され続ける
。次に第１１図Ａに示す書込みゲート信号ＰＷＧに対し
て同図Ｂに示すタイミングで信号Ｇ１が発生し、同図Ｃ
に示すタイミングで信号Ｇ２が発生するものとすると、
オアゲート５０の出力信号Ｇｌｌが同図Ｄに示すように
２２プロツク１４ワードの読出しアドレスの発生時点か
ら時点Ｘ２迄の間“０゛となる。The output signal Gll of the OR gate 50 is supplied to the AND gate 52 to which the read word clock PRWC is supplied, and the output signal G12 of the OR gate 51 is applied to the code terminals LD of the address counters 25RW and 25RL. When this signal Gll is ゜0゛, the read word clock PRWC is not supplied to the address counter, so the read address does not advance. Also, the signal Gl
When 2 changes from "1" to "40", the address counter is preset with a code as shown in the figure, and the read address is forced to be 17 words of 19 blocks. According to the above configuration, during normal operation, the output signal G1 of the NOR gate 45 at the timing shown in FIG. 10B and the output of the OR gate 49 at the timing shown in FIG. A signal C2 is generated. In other words,
As mentioned above, the fall of the signal C1 indicating that the read address has become 22 blocks and 14 words occurs after the time point X2, and the rise of the signal C2 that indicates that the read address has become 19 blocks and 16 words occurs at time z. It will be earlier. Therefore, the output signals Gll and Gl2 of the AND-OR gates 54 and 51 are 66 as shown in FIGS. 10D and E.
r' remains, no preset is made to the address counter, and the read word clock continues to be supplied. Next, in response to the write gate signal PWG shown in FIG. 11A, a signal G1 is generated at the timing shown in FIG.
Assuming that signal G2 is generated at the timing shown in
The output signal Gll of the OR gate 50 becomes "0" from the time when the read address of 14 words of 22 blocks is generated until the time point X2, as shown in FIG.

図示せずもオアゲート５１の出力信号Ｇｌ２ぱ゜１゛の
ままである。従つて信号Ｇｌｌが“０゛の間は読出しワ
ードクロツクＰＲＷＣのワードアドレスカウンタ２５Ｒ
Ｗに対する供給が停止されるから、読出しアドレスは進
まず、アンダーフローが生じることを防止できる。Although not shown, the output signal Gl2 of the OR gate 51 remains at 1. Therefore, while the signal Gll is "0", the word address counter 25R of the read word clock PRWC is
Since the supply to W is stopped, the read address does not advance and underflow can be prevented.

更に第１２図Ａに示す書込みゲート信号ＰＷＧに対して
同図Ｂに示すタイミングで信号Ｇ１が発生し、同図Ｃに
示すタイミングで信号Ｇ２が発生するものとすると、オ
アゲート５１の出力信号Ｇｌ２が時点Ｚにおいて立下る
から、ワードアドレスカウンタ２５ＲＷ及びプロツクア
ドレスカウンタ２５ＲＬが１９ワード１７プロツクにプ
リセツトさ・れる。Furthermore, assuming that signal G1 is generated at the timing shown in FIG. 12B with respect to the write gate signal PWG shown in FIG. 12A, and signal G2 is generated at the timing shown in FIG. 12C, the output signal Gl2 of the OR gate 51 is Since it falls at time Z, the word address counter 25RW and block address counter 25RL are preset to 19 words and 17 blocks.

つまり、何等の補正を行なわないと、時点Ｚ″の直後に
到達するはずの書込みアドレスが強制的に時点ｚにおい
て発生させられることになるから、オーバーフローが生
じることを防止できる。なお、第１２図では示していな
いが、オアゲート５０の出力信号Ｇｌｌぱ“１゛のまま
てある。このように本発明は、書込み動作と読出し動作
が非同期で行なわれる楊合であつてかつ時間軸の伸長を
なす際の書込みクロツク信号に時間軸変動分が含まれて
いる楊合に、時間軸変換処理のｌ周）期を規定する信号
を用いることにより、最もアンダーフロー及びオーバー
フローの生じやすい時点の読出しアドレスを監視し、こ
の読出しアドレスがアンダーフロー及びオーバーフロー
に関して許容しうるものであるか否かを検出するもので
ある。従つて常時アンダーフロー及びオーバーフローの
生じるおそれを監視する必要がなくなり、回路構成を簡
略化することができる。また、アンダーフロー及びオー
バーフローの生じるおそれを検出したときに書込みアド
レス又は読出しアドレスの一方（上述の例では読出しア
ドレス）のみを制御すれば良いから、コードの配列の並
びかえ（インターリーフ及びデインターリーブ）を行な
う場合に適用して好適である。即ち、オーバーフローの
生じるおそれを検出したときに書込みアドレスを先に進
めないオーバーフローを防止することも考えられるが、
コードの配列の並びかえを行なつている場合には、かか
る方法は適用できない。例えば第８図Ｄに示す順序のＰ
ＣＭ信号を書込むときに、オーバーフローの生じるおそ
れが検出されて第８図Ｄにおいて３番目〜５番目迄に入
力される３ワード（Ｗ５，Ｗ７，Ｗ９）の書込みを行な
わなかつたとすると、ＲＡＭに書込まれるＰＣＭ信号は
第８図Ｅに示すようにその順序が元の順序と大きく異な
つたものとなつてしまう。（なお、この場合では次のプ
ロツクのワードＷｌ，Ｗ３，Ｗ５も書込まれる。）つま
り、デインターリーブを行ないえないのである。しかし
、読出しアドレスのみを制御していれば、デインターリ
ーブに対して悪影響が与えられず極く短時間の信号の欠
落を含む点を除けば、原信号と同一のものをＰＣＭ復調
できるのである。なお、以上の説明では時間軸の伸長を
行なう場合に本発明を適用した場合であるが、逆に時間
軸の圧縮を行なう場合にも適用でき、またコードの順序
の並びかえを読出しアドレスの制御によつて行なう場合
にも適用することができる。In other words, if no correction is made, a write address that would have arrived immediately after time Z'' will be forcibly generated at time Z, so overflow can be prevented from occurring. Although not shown, the output signal Gll of the OR gate 50 remains at "1". As described above, the present invention provides a time axis adjustment method for an operation in which a write operation and a read operation are performed asynchronously, and in which a time axis variation is included in the write clock signal when extending the time axis. By using a signal that defines the period of conversion processing, the read address at the time when underflow and overflow are most likely to occur is monitored, and whether this read address is allowable with respect to underflow and overflow. This is to detect. Therefore, there is no need to constantly monitor the possibility of underflow or overflow occurring, and the circuit configuration can be simplified. In addition, since it is only necessary to control either the write address or the read address (in the above example, the read address) when the possibility of underflow or overflow is detected, it is possible to rearrange the code arrangement (interleaf and deinterleave). It is suitable for application when carrying out. In other words, it is possible to prevent overflow by not advancing the write address when a risk of overflow is detected.
This method cannot be applied when the code array is being rearranged. For example, P in the order shown in FIG.
When writing the CM signal, if the possibility of overflow is detected and the 3 words (W5, W7, W9) that are input from 3rd to 5th in FIG. The order of the written PCM signals is greatly different from the original order, as shown in FIG. 8E. (In this case, words W1, W3, and W5 of the next block are also written.) In other words, deinterleaving cannot be performed. However, if only the read address is controlled, the same signal as the original signal can be PCM-demodulated with no adverse effect on deinterleaving, except for the fact that it includes a very short signal dropout. Although the above description describes the case where the present invention is applied to expand the time axis, it can also be applied to compress the time axis. It can also be applied to cases where it is carried out by

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を適用しうるＰＣＭ方式によるオーデイ
オ信号記録再生装置のプロツク図、第２図〜第４図はそ
の説明に用いる波形図、第５図は本発明の一実施例のプ
ロツク図、第６図〜第８図はその説明に用いる図、第９
図はその要部である保護回路の一例のプロツク図、第１
０図〜第１２図は保護回路の動作説明に用いるタイムチ
ヤートである。 １はＶＴＲｌ２ｌはパルス発生回路、２５ＷＢ，２５Ｒ
Ｂはビツトアドレスカウンタ、２５ＷＷ，２５ＲＷはワ
ードアドレスカウンタ、２５ＷＬ，２５ＲＬはプロツク
アドレスカウンタ、２６はアドレスセレクタ、２７はＲ
ＡＭｌ３ｌは保護回路である。FIG. 1 is a block diagram of an audio signal recording and reproducing apparatus using the PCM method to which the present invention can be applied, FIGS. 2 to 4 are waveform diagrams used for explanation thereof, and FIG. 5 is a block diagram of an embodiment of the present invention. , Figures 6 to 8 are diagrams used for explanation, Figure 9
The figure is a block diagram of an example of the protection circuit that is the main part.
0 to 12 are time charts used to explain the operation of the protection circuit. 1 is a VTR, 2l is a pulse generation circuit, 25WB, 25R
B is a bit address counter, 25WW, 25RW are word address counters, 25WL, 25RL are block address counters, 26 is an address selector, 27 is R
AMl3l is a protection circuit.

Claims (1)

【特許請求の範囲】[Claims] １ デジタル信号を書込みクロック信号に応じたメモリ
ー装置のアドレスに書込むと共に、この書込まれたデジ
タル信号を読出しクロック信号に応じたアドレスから読
出し、上記書込み動作の停止時点の近傍の時点を示す信
号と、この時点に対応するべき読出しアドレスの発生時
点を示す信号とを比較し、この比較出力により上記メモ
リー装置のオーバーフローの生じるおそれを検出しアド
レスを所定アドレスにプリセットするようにしたことを
特徴とするメモリー制御装置。1 A digital signal is written to the address of the memory device according to the write clock signal, and the written digital signal is read from the address according to the read clock signal, and a signal indicating a point in time near the point at which the write operation is stopped is generated. and a signal indicating the generation point of the read address that should correspond to this point in time, and based on the comparison output, a risk of overflow of the memory device is detected and the address is preset to a predetermined address. memory controller.