JPS6052501B2 - PCM signal processing device - Google Patents

Description

【発明の詳細な説明】 本発明は例えばオーディオ信号をＰＣＭ変調して、伝
送系としてＶＴＲ（ビデオテープレコーダ）を用いるＰ
ＣＭ方式によるオーディオ信号記録再生装置に使用して
好適なＰＣＭ信号処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a PCM system in which, for example, an audio signal is PCM-modulated and a VTR (video tape recorder) is used as a transmission system.
The present invention relates to a PCM signal processing device suitable for use in a CM audio signal recording and reproducing device.

かかる信号記録再生装置の概略を第１図に示す。 An outline of such a signal recording/reproducing apparatus is shown in FIG.

第１図において１は例えば回転２ヘッド形のＶＴＲを示
す。このＶＴＲＩはその記録信号入力端 子ｌｉから与
えられる映像信号をＦＭ変調器等からなる記録系を介し
て一対の回転磁気ヘッドに供給し、映像信号の１フィー
ルドを磁気テープに傾斜したトラックとして記録するも
のである。またＶＴＲＩの再生信号出力端子１０には、
磁気テープより再生された信号がＦＭ復調器等からなる
再生系を介することにより形成された映像信号が取り出
される。このＶＴＲＩは一般に固定ヘッド方式に比べて
伝送帯域が広い特長を有しており、このＶＴＲＩにより
映像信号と信号形式が同一とされたＰＣＭ信号を記録再
生するものである。 即ち２Ｌ及び２Ｒは夫々ステレオ
オーディオ信号の左方信号及び右方信号が供給される端
子であり、これら左方信号及び右方信号は夫々ローパス
フィルタ３Ｌ及び３Ｒ）サンプリングホールド回路４Ｌ
及び４ＲＮＡＤ変換器５Ｌ及び５Ｒを介されることによ
りＰＣＭ変調される。このＡＤ変換器５Ｌ及び５Ｒのデ
ジタル出力は並列コードであるので、並列直列変換器６
により直列形式とされ、・時間軸圧縮回路７に供給され
、時間軸圧縮回路７の出力が同期信号付加回路８に供給
される。時間軸圧縮回路７及び同期信号付加回路８はＰ
ＣＭ信号を映像信号と同一の信号形態とするもので、前
者により映像信号における垂直ブランキング期間、に相
当するデータ欠如期間が形成され、後者により映像信号
における垂直同期信号及び水平同期信号に相当する同期
信号が付加される。この同期信号付加回路８の出力がＴ
Ｒｌの記録信号入力端子１１に供給される。即ち第２図
はこの記録されるＰＣＭ信号の１フイールド期間（２６
２．５Ｈ１但しＨは水平周期）を示すもので、垂直同期
信号ＶＤｌ等価パルスＥＱｌ及びＥＱ２を含む？の垂直
ブランキング期間とその前後の期間にはデータが挿入さ
れず、例えば２４５ＦＩの期間において水平同期信号Ｈ
Ｄて規定される１Ｈの期間毎にＰＣＭ信号の１プロツク
が挿入される。In FIG. 1, reference numeral 1 indicates, for example, a rotating two-head type VTR. This VTRI supplies a video signal given from its recording signal input terminal li to a pair of rotating magnetic heads via a recording system consisting of an FM modulator, etc., and records one field of the video signal as an inclined track on a magnetic tape. It is something to do. In addition, the reproduction signal output terminal 10 of the VTRI has
A video signal formed by the signal reproduced from the magnetic tape is extracted through a reproduction system including an FM demodulator. This VTRI generally has a wider transmission band than a fixed head type, and is used to record and reproduce a PCM signal whose signal format is the same as that of a video signal. That is, 2L and 2R are terminals to which left and right signals of the stereo audio signal are supplied, respectively, and these left and right signals are passed through low-pass filters 3L and 3R, respectively, and a sampling hold circuit 4L.
and 4RNAD converters 5L and 5R, and PCM modulated. Since the digital outputs of the AD converters 5L and 5R are parallel codes, the parallel-serial converter 6
It is made into a serial format by: - It is supplied to the time base compression circuit 7, and the output of the time base compression circuit 7 is supplied to the synchronization signal addition circuit 8. The time axis compression circuit 7 and the synchronization signal addition circuit 8 are P
The CM signal has the same signal form as the video signal; the former forms a data missing period that corresponds to the vertical blanking period in the video signal, and the latter corresponds to the vertical synchronization signal and horizontal synchronization signal in the video signal. A synchronization signal is added. The output of this synchronization signal addition circuit 8 is T
The signal is supplied to the recording signal input terminal 11 of Rl. That is, FIG. 2 shows one field period (26
2.5H1 (where H indicates the horizontal period) and includes the vertical synchronizing signal VDl equivalent pulses EQl and EQ2? No data is inserted in the vertical blanking period of
One block of the PCM signal is inserted every 1H period defined by D.

この１プロツクのＰＣＭ信号は第３図に拡大して示すよ
うに、８ビツト相当のパルス幅の水平同期信号冊及びそ
の後の８ビツト相当のパルス幅のバツクポーチを含む期
間１ＢＧの後から、各ワードが３２ビツトのコードが３
ワード挿入されてなるもので、１Ｈの期間は１１２ビツ
ト相当の期間となる。この１ワードは夫々１６ビツトの
左右のオーデイオ信号が直列に配されたもので、第３図
では簡単のため“１゛と゜゜０゛が交互の場合を表わす
。また、第４図に示すように垂直ブランキング期間は、
奇数フイールド及び偶数フイールドでテレビジヨン信号
と同様に１１２Ｈのずれをもたせられており、狙の期間
の等価パルスＥＱｌ、狙の期間の垂直同期信号ＶＤ及び
？の期間の等価パルスＥＱ２が連続しているものである
。そして、ＰＣＭ信号がそのフイールドにおいて最初に
挿入されている時点から、２４５Ｈの期間がＰＣＭ信号
の存在する期間となり、この後から次のフイールドの最
初にＰＣＭ信号が挿入される迄の期間がデータ欠如期間
１ＲＧとなり、（２４５Ｈ＋ＩＲＧ）が１レコードと称
される。データ欠如期間１ＲＧは、偶数フイールドにお
いて１７Ｈであり、奇数フイールドにおいて１８Ｈであ
り、平均して１７．５Ｈとされる。再生時では、第２図
と同様なＰＣＭ信号が同期信号分離回路９を介して時間
軸伸長回路１０に供．給される。この時間軸伸長回路１
０の出力に連続したＰＣＭ信号が現れ、これが直列並列
変換回路１１により並列コードに変換される。そしてＤ
Ａ変換器１２Ｌ及び１２Ｒとローパスフイルタ１３Ｌ及
び１３Ｒの系路を介することにより、出力端一子１４Ｌ
に左方信号が得られ、出力端子１４Ｒに右方信号が得ら
れる。時間軸圧縮回路７及び時間軸伸長回路１０はＲ，
ＡＭ又は複数個のシフトレジスタ等で実現される。As shown in an enlarged view in FIG. 3, this one-process PCM signal includes a horizontal synchronizing signal with a pulse width equivalent to 8 bits and a back porch with a pulse width equivalent to 8 bits, followed by a period 1BG, in which each word is is 32 bit code is 3
It is formed by inserting words, and the period of 1H is equivalent to 112 bits. This one word consists of left and right audio signals of 16 bits arranged in series, and for the sake of simplicity in Figure 3, the case where "1" and "0" are alternated is shown. Also, as shown in Figure 4, The vertical blanking period is
The odd and even fields are given a 112H shift like the television signal, and the equivalent pulse EQl in the target period, the vertical synchronizing signal VD in the target period, and the ? The equivalent pulses EQ2 of the period are continuous. The period of 245H from the time when the PCM signal is first inserted in that field is the period in which the PCM signal exists, and the period after this until the PCM signal is inserted at the beginning of the next field is the period when there is no data. The period is 1RG, and (245H+IRG) is called 1 record. The data missing period 1RG is 17H in even fields and 18H in odd fields, and is 17.5H on average. During playback, a PCM signal similar to that shown in FIG. be provided. This time axis expansion circuit 1
A continuous PCM signal appears at the output of 0, and this is converted into a parallel code by the serial/parallel conversion circuit 11. and D
By passing through the system of A converters 12L and 12R and low-pass filters 13L and 13R, the output terminal 14L
A left signal is obtained at the output terminal 14R, and a right signal is obtained at the output terminal 14R. The time axis compression circuit 7 and the time axis expansion circuit 10 are R,
It is realized by AM or a plurality of shift registers.

また記録系には図示せずも基準発振器が設けられ、基準
発振器の出力からサンプリングホールド回路４Ｌ，４Ｒ
に対するサンプリングパルス、油変換器５Ｌ，５Ｒ、並
列直列変換器６及び時間軸圧縮回路７に対するクロツク
パルスが形成される。一方、再生系では再生ＰＣＭ信号
から分離された同期信号（ＨＤ，ＶＤ）をタイムベース
として時間軸伸長回路１０、直列並列変換器１１、ＤＡ
変換器１２Ｌ，１２Ｒに対するクロツクパルノスが形成
される。かかる記録再生装置において時間軸圧縮回路７
及び時間軸伸長回路１０は時間軸の圧縮及び伸長処理を
１フイールド単位で行なうもので、例えばＲＡＭによつ
て構成することができる。Further, the recording system is provided with a reference oscillator (not shown), and sampling and holding circuits 4L and 4R are connected to the output of the reference oscillator.
A sampling pulse for the oil converters 5L, 5R, a clock pulse for the parallel-serial converter 6 and the time base compression circuit 7 are formed. On the other hand, in the reproduction system, a time base expansion circuit 10, a serial parallel converter 11, a DA
A clock pulse is formed for transducers 12L and 12R. In such a recording/reproducing device, the time axis compression circuit 7
The time axis expansion circuit 10 performs compression and expansion processing on the time axis in units of one field, and can be constructed of, for example, a RAM.

また、時一間軸を変換するために書込みと読出しを非同
期で行なうように、ＲＡＭに対する制御が工夫されてい
る。第５図は時間軸の変換のためにＲＡＩｌ！４を用い
たときの周辺の回路の概略を示すもので、第５図では時
間軸圧縮（記録時）及ひ時間軸伸長（再生時）において
共通のＲＡＭを用いるようにしている。Furthermore, control of the RAM is devised so that writing and reading are performed asynchronously in order to convert the time axis. Figure 5 shows RAIl! for time axis conversion. FIG. 5 shows an outline of the peripheral circuitry when using the 4-bit ROM. In FIG. 5, a common RAM is used for time-axis compression (during recording) and time-axis expansion (during playback).

第５図において、２０は入力アンプ、２１はＲ．ＡＭｌ
２２はアドレスカウンタ等を含むメモリー制御回路てあ
る。３１，３２，３３，３４，３５はＴＲｌの動作状態
即ちＶＴＲｌが記録状態であるか再生状態てあるかによ
り切換えられる切換回路を示し、記録状態ではＲＥＣ側
に接続され、記録以外の状態では訃で側に接続され、再
生状態ではＰＬＢ側に接続されるものである。In FIG. 5, 20 is an input amplifier, 21 is an R. AMl
22 is a memory control circuit including an address counter and the like. Reference numerals 31, 32, 33, 34, and 35 indicate switching circuits that are switched depending on the operating state of the TRl, that is, whether the VTRl is in a recording state or a reproducing state. In the playback state, it is connected to the PLB side.

切換回路３１〜３５は記録スイツチ３６の操作に基いて
モード信号発生器３７にて形成されるモードフイールド
ＲＥＣ，酊て，ＰＬＢにより制御される。そして記録時
では、記録スイツチ３６がオンとされ、ＡＤ変換器から
の並列データが直並列変換器６により直列コードとされ
、切換回路３１を介してＲＡＭ２ｌに書込まれ、ＲＡＭ
２ｌよりの時間軸圧縮されたデータが切換回路３２を経
て同期信号付加回路８に供給され、これにて同期信号を
付加され、ＶＴＲｌに記録信号として供給される。同期
信号は基準クロツク発生器２６の出力から同期信号発生
器２３で形成される。またデータの時間軸の変換は同期
信号と関連（同期）してなされるため、同期信号が切換
回路３５を経てメモリー制御回路２２に供給される。こ
れと共に、メモリ一制御回路２２及び直並列変換器６に
スタートストツプ信号発生器２５からのスタートストツ
プ信号が供給され、１フイールド分のデータ処理のタイ
ミングが規定される。このためにスタートストツプ信号
発生器２５にモード信号ＲＥＣ及びＰＬＢ一が供給され
ると共に、切換回路３３及び同期分離回路９を介された
同期信号が供給される。さらに、ＲＡＭ２ｌ及び直並列
変換器６に対するクロツクパルスがクロツクパルス発生
器２４にて形成される。次に再生時では記録スイツチ３
６がオフとされ、切換回路３１〜３５が図示の状態と異
なり、ＰＬＢ側又は旺で側に接続される状態となる。The switching circuits 31 to 35 are controlled by mode fields REC, REC, and PLB generated by a mode signal generator 37 based on the operation of the recording switch 36. During recording, the recording switch 36 is turned on, and the parallel data from the AD converter is converted into a serial code by the serial/parallel converter 6, written to the RAM 2l via the switching circuit 31, and
The time-base compressed data from 2l is supplied to the synchronizing signal adding circuit 8 via the switching circuit 32, where a synchronizing signal is added thereto, and the data is supplied to the VTRl as a recording signal. A synchronization signal is formed in synchronization signal generator 23 from the output of reference clock generator 26. Further, since the conversion of the time axis of data is performed in conjunction with (synchronization with) a synchronization signal, the synchronization signal is supplied to the memory control circuit 22 via the switching circuit 35. At the same time, a start/stop signal from the start/stop signal generator 25 is supplied to the memory control circuit 22 and the serial/parallel converter 6, thereby defining the timing of data processing for one field. For this purpose, the mode signals REC and PLB-1 are supplied to the start-stop signal generator 25, as well as the synchronization signal via the switching circuit 33 and the synchronization separation circuit 9. Furthermore, clock pulses for the RAM 21 and the serial/parallel converter 6 are generated by a clock pulse generator 24. Next, during playback, press record switch 3.
6 is turned off, and the switching circuits 31 to 35 are in a state where they are connected to the PLB side or the active side, which is different from the state shown in the figure.

そして、ＶＴＲｌよりの再生信号が入力アンプ２０及び
切換回路３１を介してＲ，ＡＭ２ｌに書込まれると共に
、再生信号から同期分離回路９にて同期信号が分離され
る。この同期信号と関連してクロツクパルス発生器２４
からクロツクパルスが発生し、スタートストツプ信号発
生器２５にてスタートストツプ信号が形成される。そし
てＲＡＭ２ｌによりデータの時間軸が伸長されて切換回
路３２を介して直並列変換器１１に供給され、並列コー
ドとされてからＤＡ変換器に供給されることになる。モ
ード信号発生器３７は記録スイツチ３６のオンオフに基
いてモード信号を発生するが、この場合、実際に発生す
るモード信号が同期信号と同期したものとなるように構
成される。Then, the reproduced signal from the VTRl is written to R and AM2l via the input amplifier 20 and the switching circuit 31, and the synchronization signal is separated from the reproduced signal by the synchronization separation circuit 9. In conjunction with this synchronization signal, the clock pulse generator 24
A clock pulse is generated from the start/stop signal generator 25, and a start/stop signal is generated by the start/stop signal generator 25. Then, the time axis of the data is expanded by the RAM 2l, and the data is supplied to the serial/parallel converter 11 via the switching circuit 32, where it is converted into a parallel code and then supplied to the DA converter. The mode signal generator 37 generates a mode signal based on the on/off state of the recording switch 36, and in this case is configured so that the actually generated mode signal is synchronized with the synchronization signal.

また、モード信号の他にスタンバイ信号ＳＴＢＹを発生
し、これによりメモリー制御回路２２のアドレスカウン
タをクリアすると共に直並列変換器６或いは１１をクリ
アするようにしている。上述のＶＴＲｌを用いたＰＣＭ
方式によるオーデイオ信号の記録再生装置、特に再生系
においては、同期分離回路９によつて分離された同期信
号がクロツクパルス発生器２４及びスタートストツプ信
号発生器２５に供給され、これによつてＲ，／Ｖ／１２
１に対するクロツクパルス及び制御パルス、直並列変換
器１１．ＤＡ変換器１２Ｌ，１２Ｒに対するクロツクパ
ルスが形成されている。Furthermore, in addition to the mode signal, a standby signal STBY is generated, which clears the address counter of the memory control circuit 22 and also clears the serial/parallel converter 6 or 11. PCM using the above VTR1
In an audio signal recording and reproducing apparatus based on this method, particularly in a reproducing system, a synchronization signal separated by a synchronization separation circuit 9 is supplied to a clock pulse generator 24 and a start/stop signal generator 25. /V/12
Clock pulses and control pulses for serial-to-parallel converter 11. Clock pulses are generated for DA converters 12L and 12R.

しかしながら再生信号は一般にノイズやドロツプアウト
によつて乱されるため、基準となるべき同期信号が正規
のものでなくなり、正しい信号の再生（復調）がなされ
ない。本発明はかかる点を考慮してノイズやドロツプア
ウトによつて正規の状態からはずれた同期信号を除去す
ると共に、除去された部分には等価同期信号を挿入する
ことによつてクロツク制御の誤りを防止して正しい信号
の再生を行なうようにしたものである。However, since the reproduced signal is generally disturbed by noise and dropouts, the synchronization signal that should serve as a reference is no longer a regular one, and a correct signal cannot be reproduced (demodulated). Taking these points into consideration, the present invention prevents errors in clock control by removing synchronization signals that deviate from the normal state due to noise or dropout, and inserting equivalent synchronization signals into the removed portions. This allows the correct signal to be reproduced.

以下、本発明の一実施例について説明するに、第６図は
その要部を示すものである。An embodiment of the present invention will be described below, and FIG. 6 shows the main part thereof.

第５図について述べたように記録及び再生で各回路を共
用することができるが、第６図は再生系についてのみ示
す。第６図において、４０は同期分離回路９からの同期
信号ＰＳＹＮＣが供給されるパルス発生回路であり、例
えばＰＳＹＮＣ中の垂直同期信号を基準信号として動作
し、閉ループ遮断周波数が低い特性のＰＬＬ回路によつ
て構成されている。このパルス発生回路４０の周波数Ｆ
。の出力パルスは、再生信号中の極めて低周波（イ）．
３Ｈｚ以下）の時間軸変動所謂ドリフト成分に追従し、
聴感上ワウ・フラツタ等として有害となる比較的高い周
波数の時間軸変動には追従しないものである。このパル
ス発生回路４０の出力（蝋の分周器４１にて分周されＦ
９，（＝ｋ）の周波数の読出しビツトクロツクＰＲＢＣ
が形成され、更にワードカウンタ４２により読出しワー
ドクロツクＰＲＷＣが形成される。これら読出しビツト
クロツクＰＲＢＣ及び読出しワードクロツクＰＲＷＣが
ＲＡＭの読出しアドレスカウンタ（第５図のメモリー制
御回路２２に含まれｌる）に供給される。また、パルス
発生回路４０の出力力幼ウンタで構成される解の分周器
４３に供給される。この分周器４３は再生された水平同
期信号ＰＨＤによつてりセツトされ、これによりそ一
ｆ″の出力に
得られる周波数Ｆ．ｂ（＝諸）の書込みビツトクロツク
ＰＷＢＣは再生信号の比較的高い周波数の時間軸変動に
は追従したものとなる。即ち１Ｈｚ程度から数ＫＨｚ迄
の時間軸変動が再生信号中には含まれているが、書込み
ビツトクロツクＰＷＢＣはこの時間軸変動に追従したも
のとなる。更に、水平同期信号ＰＨＤによつてりセツト
されるワードカウンタ４４により書込みワードクロツク
ＰＷＷＣが形成される。これら書込みビツトクロツクＰ
ＷＢＣ及び書込みワードクロツクＰＷＷＣがＲＡＭの書
込みアドレスカウンタに供給される。一方、同期分離回
路９により同期信号の除去されたＲＣＭ信号Ｓｐはラツ
チ回路４５を介してＲ，ＡＭへ供給される。ラツチ回路
４５は書込みビツトクロツクＰＷＢＣがラツチパルスと
して与えられるもので、このラツチ回路４５を介するこ
とにより書込み時のビツト同期及びワード同期を完全に
とることができる。また、同期分離回路９からの同期信
号ＰＳＹＮＣがスタートストツプ信号発生器２５に供給
され、ＲＡＩｌ！４への書込みの開始及び停止のタイミ
ングを制御するスタートストツプ信号ＰＷＧと読出しの
開始及び停止のタイミングを制御するスタートストツプ
信号ＰＲＧが発生する。As described with reference to FIG. 5, each circuit can be shared for recording and reproduction, but FIG. 6 shows only the reproduction system. In FIG. 6, 40 is a pulse generation circuit to which the synchronization signal PSYNC from the synchronization separation circuit 9 is supplied. For example, it operates with the vertical synchronization signal in PSYNC as a reference signal, and is used in a PLL circuit having a characteristic of a low closed-loop cutoff frequency. It is structured accordingly. The frequency F of this pulse generation circuit 40
. The output pulse is an extremely low frequency (a) in the reproduced signal.
Follows the so-called drift component of time axis fluctuation (3Hz or less),
It does not follow relatively high frequency time axis fluctuations that are harmful to the auditory sense, such as wow and flutter. The output of this pulse generating circuit 40 (divided by a wax frequency divider 41 and F
9, (=k) frequency read bit clock PRBC
A read word clock PRWC is formed by word counter 42. These read bit clock PRBC and read word clock PRWC are supplied to a RAM read address counter (included in memory control circuit 22 of FIG. 5). The output power of the pulse generating circuit 40 is also supplied to a frequency divider 43 composed of a counter. This frequency divider 43 is reset by the regenerated horizontal synchronizing signal PHD, thereby increasing its frequency.
The write bit clock PWBC of frequency F.b (=various) obtained from the output of f'' follows the time axis fluctuation of the relatively high frequency of the reproduced signal. That is, the time axis fluctuation from about 1 Hz to several KHz. is included in the reproduced signal, and the write bit clock PWBC follows this time axis fluctuation.Furthermore, the write word clock PWWC is formed by the word counter 44, which is set by the horizontal synchronization signal PHD. These write bit clocks P
WBC and write word clock PWWC are provided to the RAM's write address counter. On the other hand, the RCM signal Sp from which the synchronization signal has been removed by the synchronization separation circuit 9 is supplied to R and AM via the latch circuit 45. The write bit clock PWBC is applied to the latch circuit 45 as a latch pulse, and by passing through the latch circuit 45, complete bit synchronization and word synchronization can be achieved during writing. Further, the synchronization signal PSYNC from the synchronization separation circuit 9 is supplied to the start/stop signal generator 25, and RAI1! A start/stop signal PWG for controlling the start and stop timing of writing to the memory 4 and a start/stop signal PRG for controlling the start and stop timing for reading are generated.

これらの信号ＰＷＧ及びＰＲＧによつてデータ欠如期間
１ＲＧ及びＩＢＧにおけるデータの書込みが停止され、
この書込みに対する所定の連続した読出し動作がなされ
る。この第６図の構成は第５図における同期分離回路９
、クロツクパルス発生器２４及びスタートストツブ信号
発生器２５に対応するものである。そして再生信号と同
様の時間軸変動を持つ書込みビツトクロツクＰＷＢＣ及
び書込みワードクロツクＰＷＷＣによつてＰＣＭ信号が
ＲＡＭに正しく書込まれ、略々一定周波数の読出しビツ
トクロツクＰＲＢＣ及び読出しワードクロツクＰＲＷＣ
によつてＰＣＭ信号が読出されることにより、時間軸の
伸長がなされると共に時間軸変動が除去される。上述の
パルス発生回路４０の出力の周波数Ｆｃ、書込みビツト
クロツクＰＷＢＣの周波数Ｆｔｂ、読出し．ビツトクロ
ツクＰＲＢＣの周波数Ｆｓ，、分周器４１及び４３の分
周比ｎ及びｍは一例として下記の値に選ばれる。ところ
で、ノイズやドロツプアウトによつて同期信号が乱され
ると、同期信号によつてりセツトさ４れている分周器４
３及びワードカウンタ４４が正しい動作をしなくなり、
また書込みを制御するスタートストツプ信号ＰＷＧを形
成するカウンタへの入力信号の数が増減し、ＲＡＭの制
御が正しくなされなくなる。These signals PWG and PRG stop writing data in the data missing period 1RG and IBG,
A predetermined continuous read operation is performed in response to this write. The configuration of FIG. 6 is the synchronous separation circuit 9 in FIG.
, a clock pulse generator 24 and a start/stop signal generator 25. Then, the PCM signal is correctly written into the RAM by the write bit clock PWBC and the write word clock PWWC, which have the same time axis fluctuation as the reproduced signal, and the read bit clock PRBC and read word clock PRWC, which have approximately constant frequencies.
By reading out the PCM signal, the time axis is expanded and time axis fluctuations are removed. The frequency Fc of the output of the pulse generating circuit 40 mentioned above, the frequency Ftb of the write bit clock PWBC, the read . The frequency Fs of the bit clock PRBC, and the frequency division ratios n and m of the frequency dividers 41 and 43 are selected to have the following values, for example. By the way, when the synchronization signal is disturbed by noise or dropout, the frequency divider 4, which is set by the synchronization signal,
3 and word counter 44 no longer operate correctly,
Furthermore, the number of input signals to the counter forming the start/stop signal PWG for controlling writing increases or decreases, making it impossible to control the RAM correctly.

そこで、本実施例では、再生信号から分離された同期信
号ＰＳＹＮＣを保護回路４６に一旦供給し、この保護回
路４６からノイズやドロツプアウトによつて正規の状態
からはずれた信号を除去し、正規の状態の水平同期信号
ＰｌＩＤのみを取り出すようにしている。第７図は保護
回路４６の構成を示すものである。Therefore, in this embodiment, the synchronization signal PSYNC separated from the reproduced signal is once supplied to the protection circuit 46, and the signal that has deviated from the normal state due to noise or dropout is removed from the protection circuit 46, and the signal is returned to the normal state. Only the horizontal synchronizing signal PlID of the horizontal synchronizing signal PlID is taken out. FIG. 7 shows the configuration of the protection circuit 46.

第７図において、ＭＭｌ及びＭＭ２は同期信号ＰＳＹＮ
Ｃの前縁でトリカーされ、夫々パルス幅がフち及びの信
号を発生する単安定マルチバイブレータ（以下モノマル
チという）である。また破線で囲んで示す５１は複数の
インバータとアンドゲートから構成されて、同期信号Ｐ
ＳＹＮＣの後縁で狭いパルス幅のパルスを発生させる論
理的な微分ｊ回路である。今、説明の便宜上、第８図Ａ
に示す正規の状態の同期信号（第８図では水平同期信号
のみ示されている）に対して、同図Ｂにおいて破線で囲
んで示すようにドロツプアウトやノイズで乱された同゛
期信号ＰＳＹＮＣが供給された場合を考える。In FIG. 7, MMl and MM2 are synchronization signals PSYN
This is a monostable multivibrator (hereinafter referred to as monomulti) which is triggered by the leading edge of C and generates signals with pulse widths at the edges. Further, 51 shown surrounded by a broken line is composed of a plurality of inverters and an AND gate, and a synchronizing signal P
It is a logical differential j circuit that generates a narrow pulse width pulse at the trailing edge of SYNC. For convenience of explanation, Figure 8A
In contrast to the normal synchronization signal shown in Fig. 8 (only the horizontal synchronization signal is shown in Fig. 8), the synchronization signal PSYNC disturbed by dropouts and noise is shown surrounded by a broken line in Fig. 8B. Consider the case where it is supplied.

この同期信号ＰＳＹＮＣの前縁によつてモノマルチＭＭ
ｌ及びＭＭ２がトリカーされるから、これらより夫々第
８図Ｃ及びＤに示すようにパルス幅ｔ１及びちのパルス
が発生し、これらがノアゲート５２に供給されることに
より、ノアゲート５２の出力に同図Ｅに示すウインドパ
ルスＰａが形成される。また、同期信号ＰＳＹＮＣの後
縁において第８図Ｆに示す狭いパルス幅のパルスＰ，が
形成され、ウインドパルスＰａと共にアンドゲート５３
に供給される。アンドゲート５３の出力Ｐ。は同図Ｇに
示すものとなり、ウインドパルスＰ１により大部分のノ
イズやドロツプアウトは除かれる。しかし、水平同期信
号と略々同じパルス幅のノイズによるドロツプインは除
去できない。そこで、アンドゲート５３の出力パルスＰ
Ｏの後縁によつてモノマルチＭＭ３をトリガし、モノマ
ルチＭＭ３から第８図Ｈに示すように１水平周期よりや
や短かいちなるパルス幅のパルスを得、このパルスとパ
ルスＰｃをアンドゲート５４に供給し、水平周期と同じ
繰り返し周期のパルスのみを得るようにしている。従つ
てアンドゲート５４の出力に得られる水平同期信号ＰＨ
Ｄは第８図１に示すように、ドロツプアウトやノイズに
影響されない正規の状態のものだけが選別されたものと
なる。上述の保護回路４６によると水平同期信号ＰＨＤ
が欠落する場合が生じるので、本実施例ではワードカウ
ンタ４４によつて等価水平同期信号ＥＰＨＤを形成して
いる。By the leading edge of this synchronization signal PSYNC, the monomulti MM
Since 1 and MM2 are triggered, pulses with a pulse width t1 and 2 are generated as shown in FIG. A wind pulse Pa shown at E is formed. Further, at the trailing edge of the synchronization signal PSYNC, a pulse P with a narrow pulse width shown in FIG.
is supplied to Output P of AND gate 53. is as shown in FIG. G, and most of the noise and dropouts are removed by the wind pulse P1. However, drop-in due to noise having approximately the same pulse width as the horizontal synchronizing signal cannot be removed. Therefore, the output pulse P of the AND gate 53
Trigger the monomulti MM3 by the trailing edge of O, obtain a pulse with a pulse width slightly shorter than one horizontal period from the monomulti MM3 as shown in FIG. 8H, and apply an AND gate to this pulse and pulse Pc. 54 to obtain only pulses with the same repetition period as the horizontal period. Therefore, the horizontal synchronizing signal PH obtained at the output of the AND gate 54
As shown in FIG. 8, D is a selection of only those in a normal state that are not affected by dropouts or noise. According to the protection circuit 46 described above, the horizontal synchronization signal PHD
In this embodiment, the word counter 44 forms the equivalent horizontal synchronizing signal EPHD.

即ち第３図から明かなように１Ｈは書込みビツトクロツ
クＰＷＢＣの１１２個分であるから、書込みビツトクロ
ツクＰＷＢＣを膚〉に分周したパルスを等価水平同期信
号ＥＰＨＤとすることができる。この等価水平同期信号
ＥＰＨＤと前述の保護回路４６からの水平同期信号ＰＨ
Ｄがオアゲート４７に供給され、オアゲート４７の出力
（ＰＨＤ＋ＥＰＨＤ）によつてワードカウンタ４４がり
セツトされるようになされている。士の分周比のカウン
タ４３もオアゲート４７の出力でりセツトするようにし
ても良いが、実際の水平同期信号ＰＨＤの欠落する期間
及び頻度を考慮したときは、保護回路４６からの水平同
期信号ＰＥ）のみによつてりセツトするようにしても差
支えない。またスタートストツプ信号発生器２５により
書込みを制御するスタートストツプ信号ＰＷＧを形成す
る場合は、水平同期信号ＰＨＤをスタートストツプ信号
発生器２５内のカウンタで計数しているために、オアゲ
ート４８の出力（ＰＨＤ＋ＥＰＨＤ）をこのカウンタに
供給するようにしている。この場合水平同期信号ＰＨＤ
はアンドゲート４９を介されてオアゲート４８に供給さ
れている。これは単純に論理和をとつただけでは、ジツ
タなどによる微秒なタイミングのずれによつて僅に位相
のずれた水平同期信号ＰＨＤと等価水平同期信号ＥＰＨ
Ｄがスタートストツプ信号発生器２５内のカウンタによ
つて２重に数えられることを防止するためである。つま
り、アンドゲート４９にはワードカウンタ４４より等価
水平同期信号ＥＰＨＤが発生してから或る程度例えば１
１２Ｈの時間は低レベルとなるゲート信号が供給され、
この低レベルの間は水平同期信号ＰＨＤがスタートスト
ツプ信号発生器２５に供給されることが阻止されている
。上述の本発明に依れば、再生されたＰＣＭ信号を、そ
れに含まれる同期信号に基いて形成されたクロツクパル
スによりメモリー装置に書込み、略々一定周波数のクロ
ツクパルスにより読出す際に、ドロツプアウトやノイズ
によつて正規の状態からはずれたものを除去し且つ略々
正規の状態とみなしうる等価水平同期信号を形成してい
るので、ＰＣＭ信号の時間軸変換その他の信号処理を誤
りなく行なうことができる利益がある。That is, as is clear from FIG. 3, since 1H corresponds to 112 write bit clocks PWBC, a pulse obtained by dividing the write bit clock PWBC evenly can be used as the equivalent horizontal synchronizing signal EPHD. This equivalent horizontal synchronizing signal EPHD and the horizontal synchronizing signal PH from the above-mentioned protection circuit 46
D is supplied to the OR gate 47, and the word counter 44 is reset by the output (PHD+EPHD) of the OR gate 47. The counter 43 for the frequency division ratio of the other frequency division ratio may also be set by the output of the OR gate 47, but when considering the period and frequency in which the horizontal synchronization signal PHD is actually lost, the horizontal synchronization signal from the protection circuit 46 may be set. There is no problem in resetting only by PE). In addition, when the start-stop signal PWG for controlling writing is generated by the start-stop signal generator 25, since the horizontal synchronization signal PHD is counted by a counter in the start-stop signal generator 25, the OR gate 48 is The output (PHD+EPHD) is supplied to this counter. In this case, horizontal synchronization signal PHD
is supplied to the OR gate 48 via the AND gate 49. By simply performing a logical sum, the horizontal synchronizing signal PHD and the equivalent horizontal synchronizing signal EPH, which are slightly out of phase due to minute timing differences due to jitter, etc.
This is to prevent D from being counted twice by the counter in the start/stop signal generator 25. In other words, the AND gate 49 receives the equivalent horizontal synchronizing signal EPHD from the word counter 44 to a certain extent, for example, 1.
During the 12H period, a low level gate signal is supplied.
During this low level, the horizontal synchronizing signal PHD is prevented from being supplied to the start/stop signal generator 25. According to the above-described present invention, when a reproduced PCM signal is written into a memory device using a clock pulse formed based on a synchronization signal contained therein, and read out using a clock pulse having a substantially constant frequency, dropouts and noises can be avoided. Therefore, since it removes anything that deviates from the normal state and forms an equivalent horizontal synchronization signal that can be considered to be in a substantially normal state, the advantage is that time axis conversion of the PCM signal and other signal processing can be performed without error. There is.

なお、上述の実施例はメモリー装置としてＲＡＭを用い
たものであるが、これ以外にシフトレジスタを用いるよ
うにしても良く、時間軸の伸長を行なわず時間軸変動の
補正のみを行なう場合にも適用して同様の利益がある。Note that although the above embodiment uses a RAM as the memory device, a shift register may be used in addition to this, and it is also possible to use a shift register when only correcting time axis fluctuations without extending the time axis. There are similar benefits in applying.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明を適用しうるＰＣＭ方式によるオーデイ
オ信号記録再生装置の概略を示すプロツク図、第２図〜
第４図は記録信号波形の説明に用いる波形図、第５図は
ＲＡＭ及びその周辺の回路のプロツク図、第６図は本発
明の一実施例のブカツク図、第７図及び第８図は保護回
路の回路図及びその説明に用いるタイムチヤートである
。 １はＶＴＲｌ７は時間軸圧縮回路、８は同期信号付加回
路、９は同期信号分離回路、１０は時間軸伸長回路、４
０はパルス発生回路、４１，４３はカウンタ、４２，４
４はワードカウンタ、４６は保護回路である。FIG. 1 is a block diagram showing an outline of an audio signal recording and reproducing apparatus using the PCM method to which the present invention can be applied, and FIGS.
FIG. 4 is a waveform diagram used to explain the recording signal waveform, FIG. 5 is a block diagram of the RAM and its peripheral circuits, FIG. 6 is a block diagram of an embodiment of the present invention, and FIGS. 7 and 8 are These are a circuit diagram of a protection circuit and a time chart used for its explanation. 1 is a VTR17 is a time axis compression circuit, 8 is a sync signal addition circuit, 9 is a sync signal separation circuit, 10 is a time axis expansion circuit, 4
0 is a pulse generation circuit, 41, 43 are counters, 42, 4
4 is a word counter, and 46 is a protection circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 同期信号を含むＰＣＭ信号を伝送し、この伝送され
たＰＣＭ信号をメモリー装置に書込み、上記ＰＣＭ信号
の時間軸変換をなすようにしたＰＣＭ信号処理装置にお
いて、上記ＰＣＭ信号から分離された再生同期信号に基
いてクロックパルスを発生し、第１のカウンタにより上
記クロックパルスを計数して等化同期信号を発生すると
共に、正規のパルス幅及び周期を有する上記再生同期信
号のみに対応した信号を発生する保護回路を設け、該保
護回路の出力信号と上記等価同期信号とにより第１のカ
ウンタをリセットし、第１のカウンタより上記メモリー
装置に対する書込みクロックパルスを得、第２のカウン
タにより上記クロックパルスを計数した出力を上記メモ
リー装置に対する読出クロックパルスとしたことを特徴
とするＰＣＭ信号処理装置。1. In a PCM signal processing device that transmits a PCM signal including a synchronization signal, writes the transmitted PCM signal in a memory device, and performs time axis conversion of the PCM signal, a reproduction synchronization signal separated from the PCM signal is used. Generate clock pulses based on the signal, count the clock pulses with a first counter to generate an equalized synchronization signal, and generate a signal corresponding only to the reproduction synchronization signal having a regular pulse width and period. a first counter is reset by the output signal of the protection circuit and the equivalent synchronization signal, a write clock pulse for the memory device is obtained from the first counter, and a write clock pulse is obtained by the second counter. A PCM signal processing device characterized in that the counted output is used as a read clock pulse for the memory device.