JPS6051947A - Instruction prefetching system in virtual storage computer - Google Patents
Instruction prefetching system in virtual storage computerInfo
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- JPS6051947A JPS6051947A JP58157778A JP15777883A JPS6051947A JP S6051947 A JPS6051947 A JP S6051947A JP 58157778 A JP58157778 A JP 58157778A JP 15777883 A JP15777883 A JP 15777883A JP S6051947 A JPS6051947 A JP S6051947A
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Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は計算機の命令処理における命令取り出し方式に
係り、特に仮想記憶計算機における命令先取方式に関す
る。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an instruction fetching method in computer instruction processing, and more particularly to an instruction prefetching method in a virtual memory computer.
一般に、計算機における命令の処理は通常次のようなス
テップで行なわれる。（１）命令の取り出しく命令フェ
ッチ）、（２）命令の解読、（３）オペランドアドレス
の計算、（４）オペランドの取り出しくオペランドフェ
ッチ）、（５）実行である。この中で、（１）の命令フ
ェッチを効率的且つ高速に行なうため、従来から命令の
先取りという方式がよく用いられて−する。Generally, the processing of instructions in a computer is usually performed in the following steps. (1) instruction fetch (to retrieve an instruction), (2) decoding of the instruction, (3) calculation of an operand address, (4) operand fetch (to retrieve an operand), and (5) execution. Among these, in order to perform the instruction fetch (1) efficiently and at high speed, a method of pre-fetching instructions has been commonly used.
第１図は従来からの命令先取り方式の概念図を示したも
のである。図に示す如く主記憶装置（キャッシェメモリ
を含む）１から読み出される命令は直接命令処理部３に
送られるのではなく、一旦命令バッファ２に格納された
後、命令処理部３に送られる。命令バッファ２から命令
が取り出されて、命令バッファに空が生じると、命令バ
ッフ１２は取出された命令の次あるいは数ステップ先の
命令を主記憶装置１から絖み出して格納する。これが命
令の先取りである。このような動作により、主記憶装置
１からの命令の読み出しが命令処理部８における命令処
理と並行して行なわれ、命令処理のスループットが向上
する。FIG. 1 shows a conceptual diagram of a conventional instruction prefetching method. As shown in the figure, the instructions read from the main storage device (including cache memory) 1 are not directly sent to the instruction processing section 3, but are once stored in the instruction buffer 2 and then sent to the instruction processing section 3. When an instruction is taken out from the instruction buffer 2 and the instruction buffer becomes empty, the instruction buffer 12 takes out an instruction next to the taken out instruction or several steps ahead from the main memory 1 and stores it therein. This is command preemption. By such an operation, reading of instructions from the main memory device 1 is performed in parallel with instruction processing in the instruction processing section 8, and the throughput of instruction processing is improved.
鮒意図は従来の命令先取方式を適用した仮想計算機シス
テムの一例を示したものである。Ｉケージ璽ンカウンタ
（以下ＬＯＣと称す）４には、次に先取りすべき命令の
仮想ページアドレスが格納されており、命令バッフ１２
に保持されている命令が命令処理部８に送られた後、こ
の命令バッファ２に空きが生じると、ＬＯＣ４からの仮
想ページアドレスがアドレス変換部５によって実ページ
アドレスに変換されて主記憶装置１に与えられ命令の先
取りが行なわれる。主記憶装置１０実ページアドレスか
ら読み出された命令は命令バッフ１２に格納され、この
格納が終るとＬＯＣ４はカウントアツプされて、主記憶
装置ｌ内の次の命令が格納されているアドレス（仮想ア
ドレス）を指す。Funokoku shows an example of a virtual computer system to which the conventional instruction preemption method is applied. An I cage counter (hereinafter referred to as LOC) 4 stores the virtual page address of the next instruction to be prefetched, and an instruction buffer 12
After the instructions held in the LOC are sent to the instruction processing section 8, when a space becomes available in the instruction buffer 2, the virtual page address from the LOC 4 is converted into a real page address by the address conversion section 5 and transferred to the main memory 1. The command is prefetched. The instruction read from the real page address of the main memory 10 is stored in the instruction buffer 12, and when this storage is completed, LOC4 is counted up and the address (virtual) where the next instruction in the main memory 1 is stored is stored. address).
上記の命令の先取り動作は、次に処理すべき命令の記憶
装置１内の格納アドレスが、現在処理されている命令の
格納アドレスに絖（アドレスであるという前提に基づい
て行なわれている。従って、分岐、割込み等によ）てこ
の前提が成立しない場合、次に処理すべき命令（分岐先
、割込み先の命令）の格納アドレスが現在処理されてい
る命令の格納アドレスからは予測され得ないアドレスと
なる場合がある。このよ５な場合には、分岐先、割込み
先のアドレスを新たにＬＯＣ４にセット（装荷）してか
ら命令先取りを再開しなければならな〜ゝＯ
上記のよ５な従来の命令先取り方式では、命令を主配憶
装置１から取出すたびにアドレス変換部５によりＬＯＣ
４からの仮想ページアドレスを実ページアドレスに変換
しなければならず、このアドレス変換に要する時間だけ
命令処理のスループッＦが悪化する欠点があった。The instruction prefetch operation described above is performed on the premise that the storage address in the storage device 1 of the next instruction to be processed is the same as the storage address of the instruction currently being processed. , branch, interrupt, etc.), the storage address of the next instruction to be processed (branch destination, interrupt destination instruction) cannot be predicted from the storage address of the instruction currently being processed. It may be an address. In such a case, it is necessary to newly set (load) the address of the branch destination and interrupt destination in LOC4 and then restart instruction prefetching. , each time an instruction is fetched from the main storage device 1, the address translation unit 5 performs LOC
The virtual page address from No. 4 must be converted into a real page address, which has the drawback that the throughput F of instruction processing deteriorates by the time required for this address conversion.
第３図は上記欠点を解消するために提案された３−
命令先取方式である。この第３図の例と第２図に示した
例との異なる点は、第２図ではＬＯＣ４にはアドレス変
換される前のアドレス、即ち仮想アドレスが格納される
が、この第３図ではＬＯＣ４にはアドレス変換部５によ
ってアドレス変換された後のアドレス、即ち実ページア
ドレスが格納されている所にある。これにより、アドレ
ス変換部５によってアドレス変換を行なわなければなら
ない場合は、Ｌ ＯＣ４への初期値設定時のみに限られ
、第２図の例の如く主ｂ１１憶装置１にアクセスする毎
にアドレス変換を行なう必要がなくなり、命令先取りを
高速化することができる。FIG. 3 shows a 3-instruction preemption system proposed to eliminate the above drawbacks. The difference between the example in FIG. 3 and the example shown in FIG. 2 is that in FIG. This is where the address after address conversion by the address conversion unit 5, that is, the real page address is stored. As a result, when the address translation unit 5 has to perform address translation, it is limited to only when setting the initial value to LOC4, and the address translation is performed every time the main b11 storage device 1 is accessed, as in the example shown in FIG. This eliminates the need for pre-fetching instructions, making it possible to speed up instruction prefetching.
しかしながら、第３図に示した提案例には第２図に示し
た従来例にはない問題点があり、以下それについて記す
。第４図及び第５図は仮想記憶方式の概念を示したもの
である。仮想記憶空間６と実記憶空間７はそれぞれペー
ジと呼ばれる容量単位に分割され、両者はページ単位で
対応づけられる。しかし、仮想記憶空間６上では連続し
たべ一４−
ジｎＳｎ＋１、ｎ ＋２は、実記憶空間７上でも連続し
ているとは限らない。第５図は仮想アドレスと実アドレ
スとの関係を示した図であり、仮想アドレス８はセグメ
ント番号８１、ページ番号８２、ページ内アドレス８３
から成り、これがアドレス変換機構９によって実アドレ
ス１０に変換される。However, the proposed example shown in FIG. 3 has problems that do not exist in the conventional example shown in FIG. 2, and these will be described below. 4 and 5 show the concept of the virtual storage system. The virtual storage space 6 and the real storage space 7 are each divided into capacity units called pages, and the two are associated in page units. However, the consecutive units nSn+1 and n+2 in the virtual storage space 6 are not necessarily continuous in the real storage space 7. FIG. 5 is a diagram showing the relationship between virtual addresses and real addresses, where virtual address 8 has segment number 81, page number 82, and intra-page address 83.
This is converted into a real address 10 by the address translation mechanism 9.
即ち仮想アドレス８のセグメント番号８１とページ番号
８２がアドレス変換機構９によってページアドレス１０
１に変換され、実アドレス１０はページアドレス１０１
とページ内アドレス１０２とから成っている。That is, segment number 81 and page number 82 of virtual address 8 are converted to page address 10 by address translation mechanism 9.
1, real address 10 becomes page address 101
and an intra-page address 102.
ところで、プログラムは第Ｓ図で示したような仮想アド
レス８で記述されるため、仮想記憶空間６上では連続し
たページを占ることになるが、記憶空間γ上では連続し
たページを割り当てられるとは限らない。従って、仮想
記憶空間６上では連続した２つの命令が、記憶空間７上
ではアドレスの不連続な全く異なるページに置かれると
いう事態が発生する。成るいは、１つの命令の前半部分
と後半部分が実記憶空間γ上では異なるページに置かれ
ることもある。このように、次に先取りすべき命令が直
前に先取りされた命令とは異なるページに置かれている
串を以下ページ渡りと呼ぶ。By the way, since a program is written using a virtual address 8 as shown in Figure S, it occupies consecutive pages in the virtual memory space 6, but if consecutive pages are allocated in the memory space γ. is not limited. Therefore, a situation occurs in which two consecutive instructions in the virtual storage space 6 are placed in completely different pages with discontinuous addresses in the storage space 7. Alternatively, the first half and the second half of one instruction may be placed in different pages in the real storage space γ. In this way, the next instruction to be prefetched is placed on a different page from the immediately previous prefetched instruction, which is hereinafter referred to as page crossing.
第３図に示した提案例では、アドレス変換部５によって
変換されｌ、−実アドレスが格納されているため、この
実アドレスでページ渡りが発生した場合、これまでＬ
ＯＣ４に格納されていたページアドレスと−ｊ異なるペ
ージアドレスをＬＯＣ４に再設定して命令先取りを行な
わなければならないという問題点があり、Ｌ ＯＣ４の
再設定に時間がとられ命令先取りを効率的に行なうこと
ができないという欠点があった。In the proposed example shown in FIG. 3, since the address translation unit 5 converts the l, - real address and stores it, if a page transfer occurs at this real address,
There is a problem in that a page address that is -j different from the page address stored in OC4 must be reset to LOC4 to perform instruction prefetching, and resetting LOC4 takes time, making it difficult to efficiently perform instruction prefetching. The drawback was that it could not be done.
本発明の目的は、上記の欠点に鑑み、命令屍取りを高速
且つ効率的に行なって命令処理のスループットを向上さ
せた仮想記憶計Ｘ機における命令先取り方式を提供する
ことにある。SUMMARY OF THE INVENTION In view of the above-mentioned drawbacks, an object of the present invention is to provide an instruction prefetching method in a virtual memory machine X that improves the throughput of instruction processing by quickly and efficiently removing instructions.
本発明は、仮想記憶計Ｘ＠における命令先取り方式にお
いて、命令処理部から転送される仮想ページアドレスを
実ページアドレスに変換するアドレス変換部と、主記憶
装置内の先取りすべき命令が置かれている実ページアド
レスを格納するレジスタ兼カウンタ機能を有するロケ−
シロンカウンタと、このロケ−シロンカウンタの内容に
よりページ渡りを検出する手段と、ページ渡りを検出す
ると命令バッファへの命令先取りを禁止する手段と、ペ
ージ渡りが検出されると新しい実ページアドレスをロケ
−シロンカウンタにセットする手段とを具備し、ロケ−
シロンカウンタにてページ渡りが検出されると命令先取
り動作を禁止すると共に、新しい実ページアドレスをロ
ケ−シロンカウンタに格納した後、命令先取り動作を再
開し、ページ渡り時のみアドレス変換を行な５方式を採
用することにより、上記目的を達成するものである。In the instruction prefetching method in the virtual memory meter A location that has a register and counter function to store the real page address.
A white counter, a means for detecting a page transfer based on the contents of this location white counter, a means for prohibiting prefetching of an instruction to an instruction buffer when a page transfer is detected, and a means for locating a new real page address when a page transfer is detected. - a means for setting on the chiron counter, and
When a page transfer is detected in the silon counter, the instruction prefetch operation is prohibited, and after storing a new real page address in the location silon counter, the instruction prefetch operation is restarted, and address conversion is performed only when a page transfer occurs. By adopting this method, the above objective is achieved.
以下本発明の仮想記憶計算機における命令先取り方式の
一実施例を図面に従って説明する。第６図は本発明の仮
想記憶計算機における命令先取り方式を適用した仮想計
算機システムの一実施例を７−
示す構成図である。主記憶装置内
１０１に読出される命令は一一ロ命令バッファ６２に保
持された後、命令処理部６３に転送される。レジスタ兼
カウンタの機能な有するロケ−シロンカウンタ６４には
ベージアト１７７部６４１とページ内アドレス部６４２
が設けられ、実ページアドレスが格納されている。命令
バッファ６２に空きが生じると、ＬＯｅ６４からライン
１−０２を介して実ページアドレスが主記憶装置６１に
与えられる。主記憶装Ｍ、６１からは、上記実ページア
ドレスに対応する命令が命令バッフ１６２へ転送されて
命令の先取りが行なわれる。主記憶装置６１の命令が命
令／（ッファ６２へ保持されるとＬＯＣ６４はカウント
アツプされて、次の命令の格納されている実ページアド
レスを指す。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of an instruction prefetching method in a virtual memory computer according to the present invention will be described below with reference to the drawings. FIG. 6 is a block diagram showing an embodiment of a virtual computer system to which the instruction prefetching method in a virtual memory computer of the present invention is applied. The instructions read into the main memory 101 are held in an instruction buffer 62 and then transferred to an instruction processing section 63. The location counter 64, which functions as a register and a counter, has a page address section 641 and a page address section 642.
is provided and stores the real page address. When a space becomes available in the instruction buffer 62, a real page address is given to the main memory device 61 from the LOe 64 via line 1-02. The instruction corresponding to the above-mentioned real page address is transferred from the main memory device M61 to the instruction buffer 162, and the instruction is prefetched. When the instruction in the main memory 61 is held in the instruction buffer 62, the LOC 64 is counted up and points to the real page address where the next instruction is stored.
今、ＬＯＣ６４のページ内アトｌ／ス都６４２からライ
ン１０３にキャリーアウト信号が出力されるとページ波
りが検出され、このキャリーアウト信号がフリップフロ
ップ６５０セツト端子Ｓに入力され、このフリップフロ
ップ６５をセットする。こ８−
のフリップフロップ６５がセットされると信号ライン１
０４を介してページ渡り信号が・命令処理部６３に出力
されて、ページ渡りが発生したことをこの命令処理部６
３に知らせる。これと同時にページ渡り信号は命令バッ
フ１制御部６６と主記憶装置アクセス禁止ゲート６７に
入力される。このため、命令バック１制御部６６から主
記憶装置６１へ信号ライン１０！Ｉを介して転送される
アクセス許可信号がゲート６７により阻止されると共に
、命令バッフ１制御部６６が命令バッファ６２への新た
な命令の保持を禁止する信号を出力して、命令先取り機
構の動作を停止させる。Now, when a carry-out signal is output from the in-page address 642 of the LOC 64 to the line 103, a page ripple is detected, and this carry-out signal is input to the set terminal S of the flip-flop 650. Set. When the flip-flop 65 of this 8- is set, the signal line 1
A page transfer signal is output to the instruction processing section 63 via the instruction processing section 04, and the instruction processing section 6
Let 3 know. At the same time, the page transfer signal is input to the instruction buffer 1 control unit 66 and the main memory access prohibition gate 67. For this reason, the signal line 10! from the instruction back 1 control unit 66 to the main memory 61! The access permission signal transferred via I is blocked by the gate 67, and the instruction buffer 1 control unit 66 outputs a signal that prohibits holding a new instruction in the instruction buffer 62, thereby preventing the operation of the instruction prefetch mechanism. to stop.
一方、ページ渡りが発生したことを知った命令処理部６
３は、現在処理中の命令が格納されているページの次の
ページの仮想アドレスのベージ番号とセグメント番号を
アドレス変換部６８に送り、ここで、実ページアドレス
変換してライン１０＆を介してＬＯＣカウンタ６４に転
送する。同時に、命令処理部６３は、信号ライン１０６
新ページアドレス転送信号を出力し、これによりライン
１０５の新しい実ページアドレスがＬＯＣ６４内のペー
ジアドレス部６４１にセットされる。なお、仮想ページ
アドレスのページ内アドレスは命令処理部６３からライ
ン１０７を介し直接ＬＯＣ６４のページ内アドレス部６
４２に転送されて格納される。又、命令処理部＠３から
ライン１０６に出力される新ページアドレス転送信号は
フリップフロップ６５のリセット端子Ｈに入力され、こ
の７リツプフロツプ６ｓがリセットされる。すると、７
リツプフロツプ６５の信号ライン１０４０ページ渡り信
号がｏ −レベルとなり、前述の命令先取り機構の動作
停止を解除する。On the other hand, the instruction processing unit 6 has learned that a page transition has occurred.
3 sends the page number and segment number of the virtual address of the page next to the page in which the instruction currently being processed is stored to the address conversion unit 68, where the real page address is converted and the LOC is sent via line 10&. Transfer to counter 64. At the same time, the instruction processing unit 63
A new page address transfer signal is output, whereby the new real page address on line 105 is set in page address field 641 in LOC 64 . Note that the intra-page address of the virtual page address is directly sent from the instruction processing unit 63 via the line 107 to the intra-page address section 6 of the LOC 64.
42 and stored therein. Further, the new page address transfer signal outputted from the instruction processing unit @3 to the line 106 is inputted to the reset terminal H of the flip-flop 65, and this 7-lip-flop 6s is reset. Then, 7
The page transfer signal on the signal line 1040 of the lip-flop 65 becomes O-level, and the stoppage of the above-mentioned instruction prefetching mechanism is released.
本実施例によれば、ＬＯＣ６４にてページ渡りが検出さ
れると、これを知った命令処理部６３が次のページの仮
想ページアドレスをアドレス変換部６８にてアドレス変
換して新しい実ページアドレスなＬＯＣａ４に格納する
と共に、前記ページ渡りの検出によって、命令バッフ１
制御部６６が主記憶装置６１及び命令処理部６３にて構
成される命令先取り機構の動作を停止させる。その後、
ＬＯＣ＠４に実ページアドレスが格納されると、前記命
令先取り機構の動作停止を解除することにより、ページ
渡りが生じると自動的に新しい実ページアドレスをＬＯ
Ｃ６４にセットし、又とのページ渡りが発生した時のみ
アドレス変換部６８にてアドレス変換を行なえばよいた
め、命令先取り動作を高速且つ効率的に行なうことがで
き、命令処理のスルーブツトを向上させることができる
。According to this embodiment, when a page transition is detected in the LOC 64, the instruction processing unit 63 that knows this converts the virtual page address of the next page in the address conversion unit 68 and converts it into a new real page address. In addition to storing it in LOCa4, by detecting the page crossing, the instruction buffer 1
The control unit 66 stops the operation of the instruction prefetch mechanism constituted by the main storage device 61 and the instruction processing unit 63. after that,
When a real page address is stored in LOC@4, by canceling the stoppage of the instruction prefetch mechanism, a new real page address is automatically loaded into LO when a page transfer occurs.
C64, and the address translation unit 68 only needs to perform address translation when a page transfer occurs between pages. Therefore, the instruction prefetch operation can be performed quickly and efficiently, improving the throughput of instruction processing. be able to.
以上記述した如く本発明の仮想記憶計算機における命令
先取り方式によれば、命令先取りを高速且つ効率的に行
なって命令処理のスループットを向上させる効果がある
。As described above, according to the instruction prefetching method in the virtual memory computer of the present invention, the instruction prefetching is performed quickly and efficiently, thereby improving the throughput of instruction processing.
第１図は一般的な命令先取り方式の概念を示した図、第
２図は従来の命令先取り方式を適用したシステムの一例
を示す構成図、第３図は新たに提案された命令先取り方
式を適用したシステムの一例を示す構成図、第４図は仮
想記憶空間と実記憶空間の関係を示した図、第５図は仮
想アドレスと１１−
実アドレスの一例を示した図、第６図は本発明の仮想記
憶計算機における命令先取り方式の一実施同な示した構
成図。
６１・・・主記憶装置、６２・・−命令バラ７１．６３
・・・命令処理部、６４・・・ロケーションカウンタ、
６５−＝７リツプフロツプ、
６６・・・命令バッフ１制御部、
６７・・・主記憶装置アクセス禁止ゲート代理人 弁理
士 本 １） 崇
１２−Fig. 1 is a diagram showing the concept of a general instruction prefetching method, Fig. 2 is a block diagram showing an example of a system to which the conventional instruction prefetching method is applied, and Fig. 3 is a diagram showing a newly proposed instruction prefetching method. Figure 4 is a diagram showing the relationship between virtual storage space and real storage space, Figure 5 is a diagram showing an example of virtual addresses and real addresses, and Figure 6 is a diagram showing an example of the applied system. 1 is a block diagram showing an implementation of an instruction prefetching method in a virtual memory computer according to the present invention; FIG. 61...Main storage device, 62...-Instruction unit 71.63
...Instruction processing unit, 64...Location counter,
65-=7 lip flops, 66...Instruction buffer 1 control unit, 67...Main memory access prohibition gate agent Patent attorney Hon 1) Takashi 12-
Claims (1)
理部から転送される仮想アドレスを実ページアドレスに
変換するアドレス変換部と、前記主記憶装置内の先取す
べき命令が置かれている実アドレスを格納するロケ−シ
ーンカウンタと、ロケーシνンカウンタの内容によりペ
ージ渡りを検出する手段と、このページ渡りが検出され
ると命令処理部からの新しい仮想ページアドレスを前記
アドレス変換部にて実ページアドレスに変換しこの新し
い実ページアドレスを前記ロケ−シロンカウンタにセッ
トする手段と、ページ渡りが検出されてから前記新しい
実ページアドレスがロケーシーンカウンタにセットされ
るまで前記主記憶装置及び命令バッファから成る命令先
取機構の動作を一時停止させる手段とを具備したことを
特徴とする仮想記憶計算機における命令先取方式。In an instruction prefetching method in a virtual memory computer, an address conversion unit converts a virtual address transferred from an instruction processing unit into a real page address, and stores a real address in the main memory where an instruction to be prefetched is located. a location scene counter, a means for detecting a page transition based on the contents of the location scene counter, and when this page transition is detected, a new virtual page address from the instruction processing section is converted into a real page address by the address conversion section. means for setting the new real page address in the location scene counter, and an instruction prefetch comprising the main memory and the instruction buffer from when a page transition is detected until the new real page address is set in the location scene counter. 1. An instruction prefetching method in a virtual memory computer, characterized by comprising means for temporarily stopping the operation of the mechanism.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157778A JPS6051947A (en) | 1983-08-31 | 1983-08-31 | Instruction prefetching system in virtual storage computer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157778A JPS6051947A (en) | 1983-08-31 | 1983-08-31 | Instruction prefetching system in virtual storage computer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6051947A true JPS6051947A (en) | 1985-03-23 |
Family
ID=15657085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157778A Pending JPS6051947A (en) | 1983-08-31 | 1983-08-31 | Instruction prefetching system in virtual storage computer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051947A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376015A (en) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | Instruction fetching system |
| JPS6376016A (en) * | 1986-09-19 | 1988-04-06 | Fujitsu Ltd | Instruction fetching system |
| JPS63149735A (en) * | 1986-12-15 | 1988-06-22 | Fujitsu Ltd | Instruction fetching system |
| JPS63149734A (en) * | 1986-12-15 | 1988-06-22 | Fujitsu Ltd | Instruction fetching system |
| JPS63149733A (en) * | 1986-12-15 | 1988-06-22 | Fujitsu Ltd | Instruction fetching system |
-
1983
- 1983-08-31 JP JP58157778A patent/JPS6051947A/en active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
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