JPS6051744B2 - Simulated failure generation method - Google Patents
Simulated failure generation methodInfo
- Publication number
- JPS6051744B2 JPS6051744B2 JP53151026A JP15102678A JPS6051744B2 JP S6051744 B2 JPS6051744 B2 JP S6051744B2 JP 53151026 A JP53151026 A JP 53151026A JP 15102678 A JP15102678 A JP 15102678A JP S6051744 B2 JPS6051744 B2 JP S6051744B2
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- Japan
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- signal
- register
- channel device
- generation method
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Description
【発明の詳細な説明】
本発明はチャネル装置に関し、特にチャネル装置にお
ける擬似障害の発生方式に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a channel device, and more particularly to a method for generating pseudo faults in a channel device.
従来のチャネル装置においては、指定したタイミング
て擬似障害を発生したり、また特定条件下での装置状態
のログアウト等を行なうための機能がなかつた。Conventional channel devices do not have functions for generating pseudo-failures at specified timing or for logging out the device status under specific conditions.
ここでいう機能とは、例えば、中央処理装置（ＣＰＵ）
で指定したマイクロ命令アドレスでアドレス・マッチ信
号を発生し、この信号によりその後の動作を停止させ、
装置状態をログアウトする等の操作のことである。 チ
ャネル装置にこのような機能が具備されない理由として
は、１０デバイスとのデータ転送シーケンス等の高速の
動作を要求されるシーケンスでは、マイクロ命令に依ら
ずハードウェア動作に依ることが挙げられる。The functions mentioned here include, for example, the central processing unit (CPU)
Generates an address match signal at the microinstruction address specified by , and this signal stops subsequent operations.
This refers to operations such as logging out the device status. The reason why the channel device is not equipped with such a function is that a sequence that requires high-speed operation, such as a data transfer sequence with 10 devices, relies on hardware operation instead of microinstructions.
また、このような動作が、１０デバイス等の外部からの
非同期信号にもとずいて行なわれるため、ある特定の条
件下でログアウトしようとしてもその条件が非同期に発
生するということも理由の１つとして挙げられる。 こ
のように従来のチャネル装置では、擬似障害を発生させ
るにはマニュアル操作に頼るしかなく、任意に指定した
タイミングで障害を発生させることはできなかつた。こ
のため、データ化け等の事故の原因究明に有効な手段が
なかつた。 したがつて本発明の目的は、チャネル装置
において指定した任意のタイミングで擬似障害を発生す
る方式を提供することにある。 し力化て本発明の主た
る特徴は、擬似障害発生のタイミングを指定するための
レジスタと、このレジスタの値とチャネル装置が本来備
えているカウンタとの値を比較する比較回路とを設け、
この比較回路で一致がとれた時点でチャネル装置のデー
タ転送動作を停止させることによつて、擬似障害状態を
生起させるにある。Another reason is that this type of operation is performed based on asynchronous signals from external sources such as 10 devices, so even if you try to log out under certain conditions, those conditions will occur asynchronously. It is mentioned as. As described above, in conventional channel devices, the only way to generate a pseudo failure is to rely on manual operation, and it is not possible to generate a failure at an arbitrarily specified timing. For this reason, there was no effective means to investigate the causes of accidents such as data corruption. Therefore, an object of the present invention is to provide a method for generating a pseudo fault at an arbitrary timing specified in a channel device. The main feature of the present invention is to provide a register for specifying the timing of occurrence of a pseudo failure, and a comparison circuit to compare the value of this register with the value of a counter originally provided in the channel device.
By stopping the data transfer operation of the channel device when a match is found in this comparison circuit, a pseudo failure state is generated.
次に添付図面にしたがつて本発明の一実施例を説明す
る。Next, one embodiment of the present invention will be described with reference to the accompanying drawings.
図において、１はプログラムがチャネルコマンド語に
より指定する１０デバイスとの転送バイト数をラッチす
るためのバイト・カウンターである。In the figure, 1 is a byte counter for latching the number of bytes transferred to and from the 10 devices specified by the program using the channel command word.
２はある所望のバイトカウント値をラッチするためのレ
ジスタである。2 is a register for latching a certain desired byte count value.
３は前記バイトカウンタ１の値とレジスタ２の値を比較
し、両方の値が一致した時に一致信号４を出力する比較
回路（排他的論理和回路）である。3 is a comparison circuit (exclusive OR circuit) which compares the value of the byte counter 1 and the value of the register 2 and outputs a match signal 4 when both values match.
１２は前記バイトカウンタ１及びレジスタ２に初期値を
設定するためのデータバスである。12 is a data bus for setting initial values in the byte counter 1 and register 2;
５は１０デバイスからのデータサービス要求信号である
。5 is a data service request signal from 10 devices.
６はチャネル装置のデータサービス応答信号である。6 is a data service response signal of the channel device.
制御回路１１は、サービス要求信号５に対してサービス
応答信号６を出力したり、バイトカウンタ１に対するト
リガ信号７を出力するほか、一致信号４を検出した時に
サービス応答信号６およびトリガ信号７の出力を禁止し
てデータ転送動作を停止させる等の制御機能を持つ論理
回路である。８はオア回路である。The control circuit 11 outputs a service response signal 6 in response to the service request signal 5, a trigger signal 7 to the byte counter 1, and also outputs the service response signal 6 and the trigger signal 7 when the coincidence signal 4 is detected. This is a logic circuit that has control functions such as inhibiting data transfer and stopping data transfer operations. 8 is an OR circuit.
次に動作を説明する。Next, the operation will be explained.
まず、データ転送をストップさせようとするバイトカウ
ンタ値をデータバス１２に乗せ、ついでセット信号１０
を加えることにより当該バイトカウント値をレジスタ２
にセットする。First, the byte counter value for which data transfer is to be stopped is placed on the data bus 12, and then the set signal 10 is
By adding the byte count value to register 2
Set to .
次にデータバス１２にチャネルコマンド語で指定される
転送バイトカウント値を乗せた後にセット信号９を出し
、転送バイトカウント値をバイトカウンタ１にセットす
る。以上の初期設定の後、チャネル装置にデータ転送開
始指示を出す。Next, after putting the transfer byte count value designated by the channel command word on the data bus 12, a set signal 9 is issued, and the transfer byte count value is set in the byte counter 1. After the above initial settings, an instruction to start data transfer is issued to the channel device.
これよりチャネル装置は■０デバイスからのサービス要
求信号５に応答してサービス応答信号６を出力し、デー
タ転送を開始する。１バイト転送する毎に出されるトリ
ガ信号７によりバイトカウンタ１がカウントダウンして
いく。The channel device then outputs a service response signal 6 in response to the service request signal 5 from the 0 device and starts data transfer. A byte counter 1 counts down by a trigger signal 7 issued every time one byte is transferred.
バイトカウンタ１の値が順次減じられ、その値がレジス
タ２の値と等しくなつた時、比較回路３が一致信号４を
出力する。この一致信号４を受けて制御回路１１はチャ
ネル装置の動作を凍結する。つまり、擬似障害が発生す
る。したがつて、その時点でのチャネル装置の状態をロ
グアウトすることにより、障害の解析等が容易に行なえ
る。以上に述べたように、本発明によれば任意のタイミ
ングで擬似障害状態をつくり出すことができる。したが
つて、チェック回路ではチェックが困難なデータ化け等
のエラーの原因調査を容易に行なうことができるように
なる。The value of byte counter 1 is sequentially decremented, and when the value becomes equal to the value of register 2, comparator circuit 3 outputs a match signal 4. Upon receiving this coincidence signal 4, the control circuit 11 freezes the operation of the channel device. In other words, a pseudo failure occurs. Therefore, by logging out the state of the channel device at that time, analysis of failures, etc. can be easily performed. As described above, according to the present invention, a pseudo failure state can be created at any timing. Therefore, it becomes possible to easily investigate the cause of errors such as garbled data that are difficult to check using a check circuit.
図は本発明の一実施例を示すブロックである。
１・・・・・・バイトカウンタ、２・・・・・・レジス
タ、３・・・・・・比較回路、４・・・・・・一致信号
、１１・・・・・制御回路、１２・・・・・・データバ
ス。The figure is a block diagram showing one embodiment of the present invention. 1... Byte counter, 2... Register, 3... Comparison circuit, 4... Match signal, 11... Control circuit, 12... ...Data bus.
Claims (1)
ジスタと、該レジスタの値とカウンタの値とを比較する
比較回路とを設け、該チャネル装置がＩＯデバイス等と
データ転送を行なつている際に該比較回路から一致信号
が出力された時点で該データ転送を停止させ、擬似障害
状態を発生させることを特徴とする擬似障害発生方式。1 A channel device is provided with a register that can set an arbitrary value and a comparison circuit that compares the value of the register with the value of a counter, and when the channel device is performing data transfer with an IO device etc. A pseudo-failure generation method characterized in that the data transfer is stopped at the time when a match signal is output from a comparison circuit, and a pseudo-failure state is generated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53151026A JPS6051744B2 (en) | 1978-12-08 | 1978-12-08 | Simulated failure generation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53151026A JPS6051744B2 (en) | 1978-12-08 | 1978-12-08 | Simulated failure generation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5578348A JPS5578348A (en) | 1980-06-12 |
| JPS6051744B2 true JPS6051744B2 (en) | 1985-11-15 |
Family
ID=15509670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53151026A Expired JPS6051744B2 (en) | 1978-12-08 | 1978-12-08 | Simulated failure generation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051744B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0588055B2 (en) * | 1986-04-17 | 1993-12-20 | Hitachi Ltd |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62134739A (en) * | 1985-12-06 | 1987-06-17 | Fujitsu Ltd | Artificial error generating circuit |
| JP2847719B2 (en) * | 1988-09-09 | 1999-01-20 | 日本電気株式会社 | Data transfer device |
-
1978
- 1978-12-08 JP JP53151026A patent/JPS6051744B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0588055B2 (en) * | 1986-04-17 | 1993-12-20 | Hitachi Ltd |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5578348A (en) | 1980-06-12 |
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