JPS6051194B2 - Asynchronous static memory - Google Patents

Description

【発明の詳細な説明】 本発明は、低消費電力の非同期型スタティックＭＯＳメ
モリに関し、スタンバイからチップセレクトに変つたと
きのメモリアクセスの高速化を図ろうとするものである
。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an asynchronous static MOS memory with low power consumption, and is intended to speed up memory access when changing from standby to chip select.

メモリにはダイナミック型とスタティック型があり、ま
た同期型と非同期型の区別もある。There are dynamic and static types of memory, as well as synchronous and asynchronous types.

前者を分ける基準は記憶情報が揮発性か否かであるとし
てよく、ダイナミック型は記憶情報が忽ちにして消滅し
てしまうので常にリフレッシュする必要があるが、スタ
ティック型は電源を投入しておけば情報を保持し続ける
のでリフレッシュの必要はない。後者を分ける基準はプ
リチヤージを要するか否かであるとしてよく、同期型な
ら読取りの前に必らずプリチヤージを必要とし、非同期
型ならその必要はなく、チップをセレクトしている限り
アドレスを変更するだけで次々とデータを読み出すこと
が可能である。このように両者は異なる分類基準なので
両者同じ区分に入ることもあれば、Ｊそうでない場合も
ある。ちなみに、スタティック型には同期型も非同期型
もある。ダイナミック型は現在のところ同期型のみであ
る。非同期型ＭＯＳスタティックメモリは従つてプリチ
ヤージを必要としないことを特徴とする。The criterion for classifying the former is whether the stored information is volatile or not.The dynamic type loses its stored information instantly and needs to be constantly refreshed, while the static type only needs to be refreshed when the power is turned on. There is no need to refresh as the information continues to be retained. The criterion for separating the latter may be whether or not a precharge is required.A synchronous type always requires a precharge before reading, whereas an asynchronous type does not require it, and the address changes as long as the chip is selected. It is possible to read data one after another by simply using In this way, since the two are based on different classification standards, they may fall into the same category, or they may not. By the way, static types include synchronous and asynchronous types. Currently, the only dynamic type is the synchronous type. The asynchronous MOS static memory is therefore characterized in that it does not require precharging.

し７かしプリチヤージを必要としたい非同期型はそのま
ゝではいわばクリヤがなされないことになる（プリチヤ
ージは１種のクリヤと考えられる）ので、スタンバイ中
などにビット線およびデータバスの電位が変動し、それ
をアクティブ時にメモリセルで規制させると、特に高集
積化されて微小なセルの場合には長い時間を必要とする
。そこで非同期型のビット線およびデータバスにはこれ
をプルアップする負荷が設けられ、スタンバイに入つた
りするとデータバス（ビット線もであるが、以下では本
発明が対象とするデータバスについてのみ述べる）は電
源■。。電位へプルアップされるようにしている。そこ
でスタンバイ期間が充分長い場合、データバスはＨレベ
ルへ持上つており、メモリセルが選択されるとその記憶
情報に応じてデータバスの一方がＬレベルへ立下り始め
、センスアンプはデータバス対にも電位差が生じたら（
詳しくは読出し記憶情報に応じた電位差、従つて前とは
反対の情報を読むときはデータバス対の電位が一旦交差
し、その後離れ始める必要がある）作動可であるから直
ちに読取り開始してよく、格別問題はないが、スタンバ
イ期間が短くて、すぐまたチップセレクトになるような
場合が問題である。However, in the case of an asynchronous type that requires pre-charging, the clearing will not be performed as it is (pre-charging can be considered a type of clearing), so the potential of the bit line and data bus may fluctuate during standby, etc. However, if it is regulated by a memory cell when active, it will take a long time, especially in the case of highly integrated and small cells. Therefore, a load is provided on the asynchronous bit line and data bus to pull up the load, and when the asynchronous bit line and data bus go into standby, the data bus (also the bit line) will be described below. ) is the power supply ■. . It is made to be pulled up to a high potential. Therefore, if the standby period is long enough, the data bus rises to the H level, and when a memory cell is selected, one of the data buses begins to fall to the L level according to the stored information, and the sense amplifier connects the data bus. If a potential difference occurs between (
(In detail, there is a potential difference depending on the read stored information. Therefore, when reading information opposite to the previous one, the potentials of the data bus pair must cross once and then start to separate.) Since it is ready for operation, you can start reading immediately. , there is no particular problem, but there is a problem if the standby period is short and the chip selection occurs again soon.

これを図面第１図、第２図を参照しながら次に詳細に説
明する。第１図は非同期型スタティックメモリの一部を
示す構成図で、ＳＡはセンスアンプ、ＤＢ，蔀は該セン
スアンプに各一端を接続したデータバス９対、ＭＣ，，
ＭＣ２，・・・はビット線対Ｂ，百間に並列接続された
スタティック型メモリセル、Ｎｌ，Ｎ２はデータバスＤ
Ｂ，Ｔ５Ｂの各地端と高電位電源■ＤＤとの間に接続さ
れたｎチャネル型の負荷ＭＯＳトランジスタである。This will be explained in detail below with reference to FIGS. 1 and 2 of the drawings. FIG. 1 is a configuration diagram showing a part of an asynchronous static memory, where SA is a sense amplifier, DB is 9 pairs of data buses each having one end connected to the sense amplifier, MC, .
MC2, . . . are static type memory cells connected in parallel to bit line pair B, and Nl, N2 are data bus D.
This is an n-channel type load MOS transistor connected between each terminal of B and T5B and a high potential power supply DD.

第２図に示すようにアクテーイブ期間ＡＣＴｌでメモリ
セルＭＣｌを選択し、その情報を読出すと、該セル（フ
リップフロップ）は左側がオフ、右側がオンであるため
（このように仮定する）、データバスはＤＢ＝Ｈ，■ト
Ｌとなる。データバスＤＢ，而はトランジスタＮｌ，Ｎ
２を３通して高電位電源■ＤＯにつり上げられているの
で、いずれのセルも選択されていなければ共に（■ＤＤ
−ＶＴＨ）を保つ。これに対し、上記のようにセルが選
択されるとオン側のトランジスタを通して一方のデータ
バス（本例では前Ｄが■，３に４引き込まれるので、Ｄ
Ｂ，酉間に電位差を生ずる。センスアンプＳＡはこの電
位差を検出して、選択セルの情報゜゜１゛または“゜０
゛を読出す。ところで、このメモリチップを一旦スタン
バイにし、その後のアクティブ期間ＡＣＴ２に逆データ
を記憶しているセルＭＣ２を選択することを考えるとこ
の時は、？＝Ｈ，ＤＢ＝Ｌに反転する必要があり、前述
の理由でスタンバイ期間ＳＴＢにデータバスＤＢ，而が
同電位になつていること力塙速読出しの重要な条件とな
る。しかし低電位側のデータバスｂ■の電位はトランジ
スタＮ２を通して緩やかに上昇し（高集積化されたメモ
リではＮｌ，Ｎｌは小型でＦｍの小さなトランジスタで
ある）、つ従つてスタンバイ期間ＳＴＢが充分長ければ
ＤＢと同様に（■００−■ＴＨ）に復帰するが、スタン
バイ期間ＳＴＢが短い場合には、ｂ日がまだ充分上昇し
切れないでＤＢ，？に差があるまま次のアクセスがなさ
れ、選択セルの記憶情報に応じた電位への；変化が始ま
る。同一データを読み出す場合にはこの電位差は好都合
と言えるが、セルＭＣｌ，ＭＣ２の様に逆データの場合
には（第２図のＤＢ″，百）ＤＢ″〉蔚ＹからＤＢ″＝
百『になつた後ＤＢ″〈前Ｙに反転する必要があり、高
速アクセスが図れない。上述した問題は、アクティブに
なつた時のＤＢ，而のレベルそのものではなくそのとき
の両者の間にレベル差があるか否かに起因する。そこで
ＮＭＯＳメモリ等では第１図に示す様に、データバスＤ
Ｂ，而の各一端と低電位電源■Ｓｓとの間にｎチャネル
ＭＯＳトランジスタＮ３，Ｎ４を接続して、これをチッ
プセレクトの反転信寧？（または同様のクロック）でス
タンバイ期間ＳＴＢにオンし、高電位側のデータバスの
電位を低電位側のデータバスの電位に強制的に近づける
回路を設けることが考えられている。しかしながらか）
る手段を例えば相補型ＭＯＳ（以下ＣＭＯＳという）を
用いたスタティックメモリに適用するとＮェ，ＤＢ，Ｎ
３などの経路でスタンバイ期間中電流が流れてしまう。
ＣＭＯＳスタティックメモリは定常電流を流さなくて消
費電力が著しく少ない点を大きなメリットとしたもので
あるからこれではそのメリットが失なわれてしまい、従
つてか）る考えを採用することはできない。本発明は、
特に非同期型のスタテイツケＭＯＳメモリのスタンバイ
からアクティブに切換えたときのアクセスタイム（最悪
ケースを考慮しなければならないので、これは当該メモ
リのアクセスタイムを規定する）を、電力消費を増大さ
せるようなことなく可及的に小にしようとするもので、
その特徴とするところはＭＯＳインバータをフリップフ
ロップに接続したスタティックメモリセルを複数のワー
ド線とビット線対の各交点に配設し、該ビット線対へは
コラム選択回路を介して、一端がセンスアンプに接続さ
れ他端が負荷を通して高電位電源に接続された一対のデ
ータバスラインの該他端を接続した非同期型スタティッ
クメモリにおいて、該一対のデータバスラインに、メモ
リのスタンバイ期間中に該バスラインを短絡する短絡回
路と、該スタンバイ期間内の一部期間のみ該バスライン
の電位を低電位電源側に引下げるゲート回路を設けたこ
とを特徴とする点にある。As shown in FIG. 2, when the memory cell MCl is selected during the active period ACTl and its information is read, the left side of the cell (flip-flop) is off and the right side is on (assuming this), The data bus becomes DB=H, ■ and L. Data bus DB, which is transistor Nl, N
2 and 3 are connected to the high potential power supply ■DO, so if no cell is selected, both (■DD
-VTH). On the other hand, when a cell is selected as described above, one data bus (in this example, the previous D is drawn by 4 to ■, 3, so D
B. Generates a potential difference between the roosters. The sense amplifier SA detects this potential difference and outputs the information of the selected cell as ゜゜1゛ or "゜0".
Read ゛. By the way, if we consider that this memory chip is once put on standby and the cell MC2 storing reverse data is selected during the subsequent active period ACT2, what happens at this time? =H, DB=L, and for the above-mentioned reason, it is an important condition for high-speed reading that the data bus DB and DB are at the same potential during the standby period STB. However, the potential of data bus b on the low potential side rises slowly through transistor N2 (in highly integrated memories, Nl and Nl are small transistors with small Fm), and therefore the standby period STB must be sufficiently long. If the standby period STB is short, DB returns to (■00-■TH) in the same way as DB, but if the standby period STB is short, day b has not yet risen sufficiently and DB,? The next access is made while there is still a difference in the potential, and the potential changes depending on the stored information of the selected cell. This potential difference can be said to be convenient when reading the same data, but in the case of reverse data like cells MCl and MC2 (DB'', 100 in Fig. 2) DB''〉Y to DB''=
After becoming 100 DB, it is necessary to reverse to previous Y, and high-speed access cannot be achieved.The problem mentioned above is not the DB when it becomes active, but the level itself This depends on whether or not there is a level difference.Therefore, in NMOS memory, etc., as shown in Figure 1, the data bus D
N-channel MOS transistors N3 and N4 are connected between each end of B and the low potential power supply ■Ss, and this is used as a chip select inverter. (or a similar clock) during the standby period STB to forcibly bring the potential of the data bus on the high potential side closer to the potential of the data bus on the low potential side. However)
For example, when applying this method to a static memory using complementary MOS (hereinafter referred to as CMOS), N, DB, N
Current flows through paths such as 3 during the standby period.
Since CMOS static memory has the great advantage of not passing a steady current and having extremely low power consumption, this advantage would be lost, and therefore the above idea cannot be adopted. The present invention
In particular, the access time when switching from standby to active state of asynchronous MOS memory (this defines the access time of the memory as the worst case must be taken into account) must be controlled in a way that increases power consumption. The aim is to make it as small as possible without
The feature is that a static memory cell in which a MOS inverter is connected to a flip-flop is arranged at each intersection of a plurality of word lines and a bit line pair, and one end is connected to the bit line pair via a column selection circuit. In an asynchronous static memory in which the other ends of a pair of data bus lines are connected to an amplifier and the other end is connected to a high potential power supply through a load, the bus is connected to the pair of data bus lines during a standby period of the memory. The present invention is characterized in that a short-circuit circuit that short-circuits the lines and a gate circuit that pulls down the potential of the bus line to the low potential power supply side only for a part of the standby period are provided.

以下、図示の実施例を参照しながらこれを詳細に説明す
る。第３図は本発明の一実施例で、第１図と同一部分に
は同一符号が付してある。This will be explained in detail below with reference to illustrated embodiments. FIG. 3 shows an embodiment of the present invention, in which the same parts as in FIG. 1 are given the same reference numerals.

第１図と対比すれば明らかなように本回路はデータバス
短絡回路ＳＴを設けた点が異なる。この短絡回路はデー
タバスＤＢ，而間に接続された第１のｐチャネル型ＭＯ
ＳトランジスタＰ１と、データバスＤＢ（前）と低電位
電源■ｓとの間に直列接続された第２のｐチャネル型Ｍ
ＯＳトランジスタＰ２（Ｐ３）およびｎチャネル型ＭＯ
ＳトランジスタＮ５（Ｎ６）からなり、トランジスタＰ
１〜Ｐ３は第１のクロックＣＳｌで制御され、またトラ
ンジスタＮｌ，Ｎ２は第２のクロックＣＳ２て制御され
る。これらのクロックＣＳｌ，ＣＳ２は第４図の関係に
あり、クロックＣＳｌはチップセレクト信号区の逆相の
信号、クロックＣＳ２はクロックＣＳｌよりＴだけ遅れ
て立下り、且つクロックＣＳｌに同期して立上る信号で
ある。As is clear from comparison with FIG. 1, this circuit differs in that a data bus shorting circuit ST is provided. This short circuit connects the data bus DB, the first p-channel type MO connected between
A second p-channel type M connected in series between the S transistor P1, the data bus DB (front) and the low potential power supply ■s
OS transistor P2 (P3) and n-channel MO
Consisting of S transistor N5 (N6), transistor P
1 to P3 are controlled by a first clock CS1, and transistors N1 and N2 are controlled by a second clock CS2. These clocks CSl and CS2 have the relationship shown in Fig. 4, where the clock CSl is a signal with the opposite phase of the chip select signal section, and the clock CS2 falls behind the clock CSl by T, and rises in synchronization with the clock CSl. It's a signal.

図示しないが、か）る遅れて立下り、同時に立上る信号
を発生する回路は簡単に構成できる。スタンバイ期間に
はＣＳｌ＝ＬであるからｐチャネルトランジスタＰ１〜
Ｐ３は全てオンになる。従つてトランジスタＰ１によつ
てＤＢ，？間はショートされ、両者の電位が均一化され
る。また期間Ｔの［瞑Ｓ２＝Ｈのま）であるからトラン
ジスタＮ５，Ｎ６がオンとなり、この期間Ｔの間トラン
ジスタＰ２，Ｎ５（Ｐ３，Ｎ６）を通してデータバス酉
（ＤＢ）は■８は引込まれる。この動作が加わるとデー
タバスＤＢ，？は一層急速に同電位に遷移する。トラン
ジスタＰ１〜Ｐ３，Ｎ５，Ｎ６が共にオンする期間Ｔの
間は電流が流れ、電力消費があるが、この期間Ｔは短い
一定値に限定するので、第４図に破線で示す様にスタン
バス期間ＳＴＢが長くてもそれに比例的に電力消費を増
大させる様なことはない。つまり、ＣＭＯＳ特有の低消
費電力というメリットを損なわずに済む。以上述べたよ
うに本発明によれば、非同期型スタティックメモリのデ
ータバスを、消費電流をさほど増大することなく速やか
に同電位にすることノができるので、チップセレクト時
のアクセスを高速化できる利点がある。Although not shown, a circuit that generates such a signal that falls with a delay and rises at the same time can be easily constructed. During the standby period, since CSl=L, the p-channel transistors P1~
All P3s are turned on. Therefore, by transistor P1, DB,? A short circuit is established between the two to equalize the potential of both. Also, since it is in period T [S2=H], transistors N5 and N6 are turned on, and during this period T, the data bus (DB) is connected through transistors P2 and N5 (P3, N6). It will be done. When this operation is added, the data bus DB,? transitions to the same potential more rapidly. During the period T when transistors P1 to P3, N5, and N6 are all on, current flows and power is consumed. However, since this period T is limited to a short constant value, the standby period is shown by the broken line in Figure 4. Even if the STB is long, power consumption does not increase proportionally. In other words, the advantage of low power consumption peculiar to CMOS can be maintained. As described above, according to the present invention, it is possible to quickly bring the data bus of an asynchronous static memory to the same potential without significantly increasing current consumption, which has the advantage of speeding up access during chip selection. There is.

【図面の簡単な説明】[Brief explanation of drawings]

第１図および第２図は非同期型スタティックメモリの要
部構成図および各部信号波形図、第３図７および第４図
は本発明の一実施例を示す構成図および各部信号波形図
である。 図中、ＭＣｌ，ＭＣ２はスタティックメモリセル、ＳＡ
はセンスアンプ、ＤＢ，前はデータバス、ＳＴはデータ
バス短絡回路、Ｎェ，Ｎ２は負荷トランジ９スタ、Ｐ１
〜Ｐ３はｐチャネル型ＭＯＳトランジスタ、Ｎ５，Ｎ６
はｎチャネル型ＭＯＳトランジスタである。1 and 2 are main part configuration diagrams and signal waveform diagrams of various parts of an asynchronous static memory, and FIGS. 3, 7, and 4 are configuration diagrams and signal waveform diagrams of various parts showing one embodiment of the present invention. In the figure, MCl and MC2 are static memory cells, SA
is the sense amplifier, DB, the front is the data bus, ST is the data bus short circuit, N, N2 is the load transistor 9 star, P1
~P3 is a p-channel type MOS transistor, N5, N6
is an n-channel MOS transistor.

Claims (1)

【特許請求の範囲】 １ ＭＯＳインバータをフリップフロップに接続したス
タティックメモリセルを複数のワード線とビット線対の
各交点に配設し、該ビット線対へはコラム選択回路を介
して、一端がセンスアンプに接続され他端が負荷を通し
て高電位電源に接続された一対のデータバスラインの該
他端を接続した非同期型スタティックメモリにおいて、
該一対のデータバスラインに、メモリのスタンバイ期間
中に該バスラインを短絡する短絡回路と、該スタンバイ
期間内の一部期間のみ該バスラインの電位を低電位電源
側に引下げるゲート回路を設けたことを特徴とする非同
期型スタティックメモリ。 ２ 前記短絡回路が、一対のデータバスライン間に接続
された第１のｐチャネル型ＭＯＳトランジスタと、各デ
ータバスラインと低電位電源との間に接続された第２の
ｐチャネル型ＭＯＳトランジスタを有し、前記ゲート回
路は該データバスと低電位電源との間に接続されたｎチ
ャネル型ＭＯＳトランジスタを有し、メモリがスタンバ
イ期間に入ると第１のクロックにより該第１および第２
のｐチャネル型ＭＯＳトランジスタをまた第２のクロッ
クによりｎチャネル型ＭＯＳトランジスタをオンにし、
短時間後該第２のクロックによりｎチャネル型ＭＯＳト
ランジスタをオフさせるようにしてなることを特徴とす
る、特許請求の範囲第１項記載の非同期型スタティック
メモリ。[Claims] 1. A static memory cell in which a MOS inverter is connected to a flip-flop is arranged at each intersection of a plurality of word lines and a bit line pair, and one end is connected to the bit line pair via a column selection circuit. In an asynchronous static memory, the other end of a pair of data bus lines is connected to a sense amplifier and the other end is connected to a high potential power supply through a load.
The pair of data bus lines is provided with a shorting circuit that short-circuits the bus lines during a standby period of the memory, and a gate circuit that lowers the potential of the bus line to a low potential power supply side only for a part of the standby period. Asynchronous static memory characterized by: 2. The short circuit connects a first p-channel MOS transistor connected between a pair of data bus lines and a second p-channel MOS transistor connected between each data bus line and a low potential power supply. The gate circuit has an n-channel MOS transistor connected between the data bus and a low potential power supply, and when the memory enters a standby period, the first and second gate circuits are connected to each other by a first clock.
The p-channel MOS transistor and the n-channel MOS transistor are turned on by the second clock,
2. The asynchronous static memory according to claim 1, wherein the second clock turns off the n-channel MOS transistor after a short period of time.