JPS6051136B2 - デ−タ誤り検出方式 - Google Patents
デ−タ誤り検出方式Info
- Publication number
- JPS6051136B2 JPS6051136B2 JP54144625A JP14462579A JPS6051136B2 JP S6051136 B2 JPS6051136 B2 JP S6051136B2 JP 54144625 A JP54144625 A JP 54144625A JP 14462579 A JP14462579 A JP 14462579A JP S6051136 B2 JPS6051136 B2 JP S6051136B2
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- Japan
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- data processing
- output
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- Hardware Redundancy (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
この発明は、データ処理装置内で発生するデータの誤り
を検出するデータ誤り検出方式に関するものである。
を検出するデータ誤り検出方式に関するものである。
通常データ処理装置で処理されるべきデータは、実際に
データ処理が施こされる以前にその有効性についてチェ
ックがなされていることが望ましい。
データ処理が施こされる以前にその有効性についてチェ
ックがなされていることが望ましい。
このようなチェックによつて、誤つたデータに基づいて
データ処理をするというごとき誤りが除去されて装置の
信頼性が向上するからである。従来のデータ処理装置に
あつては、上述したごときデータの誤りを検出するに際
して、一旦データを読み込み、然る後該データの誤りを
検出するプログラムを起動させてチェックを行なうよう
になつていた。
データ処理をするというごとき誤りが除去されて装置の
信頼性が向上するからである。従来のデータ処理装置に
あつては、上述したごときデータの誤りを検出するに際
して、一旦データを読み込み、然る後該データの誤りを
検出するプログラムを起動させてチェックを行なうよう
になつていた。
しかしながら上述したごときデータ誤り検出方式におい
ては、プログラムによるチェックを用いていたので誤り
検出の処理に時間がかかるという不具合があり、プロセ
ス制御用のデータ処理装置等では実用に供し得ないとい
う問題があつた。
ては、プログラムによるチェックを用いていたので誤り
検出の処理に時間がかかるという不具合があり、プロセ
ス制御用のデータ処理装置等では実用に供し得ないとい
う問題があつた。
従つてこの発明は従来の技術の上記問題点を改善するも
ので、その目的は、入力されたデータの誤り検出の処理
に要する時間を短縮することによつて供用範囲を例えば
プロセス制御用のごときに拡大することが可能なデータ
誤り検出方式を提供することにある。上記目的を達成す
るためにこの発明の特徴は、入力されたデータを読み込
んでこれに所定のデータ処理を施した後出力する同一の
データ処理装置を少なくとも２以上同一の外部データ送
出装置に対して並列に接続するとともに、前記データ処
理装置より夫々出力されるデータとこれらデータの異常
を判定するために予め設定されている基準データとを比
較して異常の有無を判定し、異常と判定されたデータを
出力した方のデータ処理装置に異常検出信号を出力する
異常検出回路を設けたごときデータ誤り検出方式にある
。以下図面によりこの発明の実施例を説明する。
ので、その目的は、入力されたデータの誤り検出の処理
に要する時間を短縮することによつて供用範囲を例えば
プロセス制御用のごときに拡大することが可能なデータ
誤り検出方式を提供することにある。上記目的を達成す
るためにこの発明の特徴は、入力されたデータを読み込
んでこれに所定のデータ処理を施した後出力する同一の
データ処理装置を少なくとも２以上同一の外部データ送
出装置に対して並列に接続するとともに、前記データ処
理装置より夫々出力されるデータとこれらデータの異常
を判定するために予め設定されている基準データとを比
較して異常の有無を判定し、異常と判定されたデータを
出力した方のデータ処理装置に異常検出信号を出力する
異常検出回路を設けたごときデータ誤り検出方式にある
。以下図面によりこの発明の実施例を説明する。
図はこの発明の一実施例に従うデータ誤り検出方式の内
部構成を示したものである。図において、参照番号１、
２はデータ処理装置で、これらデータ処理装置１、２は
夫々中央処理装置４、バス４ａ１プロセス入力部５−１
・・・５−ｎ１プロセス出力部６、プロセス入力部７、
並直列変換回路８、メモリ９、変調器１０によつて構成
されている。
部構成を示したものである。図において、参照番号１、
２はデータ処理装置で、これらデータ処理装置１、２は
夫々中央処理装置４、バス４ａ１プロセス入力部５−１
・・・５−ｎ１プロセス出力部６、プロセス入力部７、
並直列変換回路８、メモリ９、変調器１０によつて構成
されている。
前記プロセス入力部５−１・・・・・・５−ｎは、プロ
セス処理装置３の出力側及びバス４ａを介してプロセス
出力部６、プロセス入力部７、並直列変換回路８、メモ
リ９、中央処理装置４と夫々接続されている。前記プロ
セス入力部５−１・・・ ・・・５−ｎは、プロセス処
理装置３から出力されるｎ個のデータＤ。・・・・・・
・Ｄｎを夫々別個に取り込み、バス４ａを介して前述し
た各種機器類に出力する。中央処理装置４は、バス４ａ
を介してプロセス入力部５−１・・・・・・・５−ｎを
始めとする各種機器類から与えられる情報を取り込み、
該情報に基づいて所定の演算処理を施した後バス４ａを
介して前記各種機器類に出力する。前記中央処理装置４
は、バス４ａを介して異常検出回路１１から後述するよ
うなデータ異常有りとの判定情報が与えられると、プロ
セス入力部５−１・・・５−ｎを介してメモリ９に与え
られたデータＤ。・・・・・・・Ｄｎの中から該当する
データを読み出してこれを廃棄する。メモリ９は制御プ
ログラム等を内蔵し、又必要データを記憶する。メモリ
９に記憶されるデータとしては、例えば前記プロセス入
力部５−１・・・ ・・・５−ｎを介してプロセス処理
装置３から夫々与えられるｎ個のデータＤ。・・・・・
Ｄｎ及び前記プロセス入力部５−１・・・ ・・・５一
ｎ自体に異常があるか否かを判定するために個々のプロ
セス入力部５−１・・・・・・・５−ｎ毎に設定されて
いる異常判定用基準データなどがある。プロセス出力部
６の入力側はバス４ａを介して前記プロセス入力部５−
１・・・ ・・・５−ｎと夫々接続されているとともに
、その出力側は異常検出回路１１の入力側と接続されて
いる。前記プロセス出力部６はプロセス入力部５−１・
・・ ・・・５−ｎから順次出力されるデータＤ。・・
・・・・・Ｄｎを遂次取り込んでこれを異常検出回路１
１に出力する。プロセス入力部７は、その入力側が前記
異常検出回路１１の出力側と、又その出力側は前述した
バス４ａと夫々接続されている。前記プロセス入力部７
は、異常検出回路１１から出力される信号を受けてこれ
をバス４ａを介して中央処理装置４に出力するように構
成されている。並直列変換回路８は、その入力側が前記
バス４ａと、又その出力側が変調器１０の入力側と夫々
接続されており、バス４ａを介して与えられる信号デー
タを並列／直列変換して出力する回路である。変調器１
０は、前記直列に変換された信号データを受けてこれを
変調して出力する。
セス処理装置３の出力側及びバス４ａを介してプロセス
出力部６、プロセス入力部７、並直列変換回路８、メモ
リ９、中央処理装置４と夫々接続されている。前記プロ
セス入力部５−１・・・ ・・・５−ｎは、プロセス処
理装置３から出力されるｎ個のデータＤ。・・・・・・
・Ｄｎを夫々別個に取り込み、バス４ａを介して前述し
た各種機器類に出力する。中央処理装置４は、バス４ａ
を介してプロセス入力部５−１・・・・・・・５−ｎを
始めとする各種機器類から与えられる情報を取り込み、
該情報に基づいて所定の演算処理を施した後バス４ａを
介して前記各種機器類に出力する。前記中央処理装置４
は、バス４ａを介して異常検出回路１１から後述するよ
うなデータ異常有りとの判定情報が与えられると、プロ
セス入力部５−１・・・５−ｎを介してメモリ９に与え
られたデータＤ。・・・・・・・Ｄｎの中から該当する
データを読み出してこれを廃棄する。メモリ９は制御プ
ログラム等を内蔵し、又必要データを記憶する。メモリ
９に記憶されるデータとしては、例えば前記プロセス入
力部５−１・・・ ・・・５−ｎを介してプロセス処理
装置３から夫々与えられるｎ個のデータＤ。・・・・・
Ｄｎ及び前記プロセス入力部５−１・・・ ・・・５一
ｎ自体に異常があるか否かを判定するために個々のプロ
セス入力部５−１・・・・・・・５−ｎ毎に設定されて
いる異常判定用基準データなどがある。プロセス出力部
６の入力側はバス４ａを介して前記プロセス入力部５−
１・・・ ・・・５−ｎと夫々接続されているとともに
、その出力側は異常検出回路１１の入力側と接続されて
いる。前記プロセス出力部６はプロセス入力部５−１・
・・ ・・・５−ｎから順次出力されるデータＤ。・・
・・・・・Ｄｎを遂次取り込んでこれを異常検出回路１
１に出力する。プロセス入力部７は、その入力側が前記
異常検出回路１１の出力側と、又その出力側は前述した
バス４ａと夫々接続されている。前記プロセス入力部７
は、異常検出回路１１から出力される信号を受けてこれ
をバス４ａを介して中央処理装置４に出力するように構
成されている。並直列変換回路８は、その入力側が前記
バス４ａと、又その出力側が変調器１０の入力側と夫々
接続されており、バス４ａを介して与えられる信号デー
タを並列／直列変換して出力する回路である。変調器１
０は、前記直列に変換された信号データを受けてこれを
変調して出力する。
スイッチ１２は図のごとくデータ処理装置１，２と回線
接続装置１３との間に配設されており、前記各々のデー
タ処理装置１，２と回線接続装置１３とを夫々別個に接
続するようになつている。前記スイッチ１２は、通常図
示のごとくデータ処理装置１と回線接続装置１３とを接
続しており、データ処理装置１から出力されるデータの
みを該回線接続装置１３に送出するように構成されてい
る。前記回線接続装置１３は、回線１３ａを介して前述
したものとは別のデータ処理装置（図示しない）の回線
接続装置（図示しない）と接続されている。前記回線接
続装置１３は、データ処理装置１から出力される所定の
信号に基づいてスイッチ１２を切換えるものである。異
常検出回路１１は前述したように、その入力側がデータ
処理装置１，２に個々に設けられているプロセス出力部
６と接続されているとともに、その出力側は前記データ
処理装置１，２に個々に設けられているプロセス入力部
と接続されている。
接続装置１３との間に配設されており、前記各々のデー
タ処理装置１，２と回線接続装置１３とを夫々別個に接
続するようになつている。前記スイッチ１２は、通常図
示のごとくデータ処理装置１と回線接続装置１３とを接
続しており、データ処理装置１から出力されるデータの
みを該回線接続装置１３に送出するように構成されてい
る。前記回線接続装置１３は、回線１３ａを介して前述
したものとは別のデータ処理装置（図示しない）の回線
接続装置（図示しない）と接続されている。前記回線接
続装置１３は、データ処理装置１から出力される所定の
信号に基づいてスイッチ１２を切換えるものである。異
常検出回路１１は前述したように、その入力側がデータ
処理装置１，２に個々に設けられているプロセス出力部
６と接続されているとともに、その出力側は前記データ
処理装置１，２に個々に設けられているプロセス入力部
と接続されている。
前記異常検出回路１１は、例えば記憶回路（図示しない
）と判定回路（図示しない）とで構成されている。前記
記憶回路には、プロセス処理装置３から出力されるｎ個
のデータＤ。・・・・・・・Ｄｎが正常であるか否かを
チェックするための基準デ・一タが上記個々のデータ毎
に設定され記憶されている。前記判定回路は、各々のプ
ロセス出力部６から夫々所定のタイミングに従つて遂次
入力される前記データＤ。・・・・・・・Ｄｎと前記基
準データとを個々に比較して該入力データの異常の有無
を判定．し、その判定結果をプロセス入力部７、バス４
ａを介して遂次前記中央処理装置４に出力するように構
成されている。以下に上述したごとき構成のデータ誤り
検出方式の動作について説明する。
）と判定回路（図示しない）とで構成されている。前記
記憶回路には、プロセス処理装置３から出力されるｎ個
のデータＤ。・・・・・・・Ｄｎが正常であるか否かを
チェックするための基準デ・一タが上記個々のデータ毎
に設定され記憶されている。前記判定回路は、各々のプ
ロセス出力部６から夫々所定のタイミングに従つて遂次
入力される前記データＤ。・・・・・・・Ｄｎと前記基
準データとを個々に比較して該入力データの異常の有無
を判定．し、その判定結果をプロセス入力部７、バス４
ａを介して遂次前記中央処理装置４に出力するように構
成されている。以下に上述したごとき構成のデータ誤り
検出方式の動作について説明する。
通常各中央処理装置Ｊ４はプロセス入力部５−１・・・
・・・５−ｎ１バス４ａを介して入力されるデータＤ
。−Ｄｎを読み込み、必要とするデータ処理を行つた後
、並直列変換回路８、変調器１０、スイッチ１２、回線
接続装置１３を介して回線１３ａに送出している。前述
したようにスイッチ１２は通常図示のごとくデータ処理
装置１側を閉成しており、該処理装置１から出力される
データのみを送出するようにしている。このような動作
と並行して、異常検出回路１１は、各々のデータ処理装
置１，２のプロセス入力部５−１・・・ ・・・５−ｎ
１バス４ａ１プロセス出力部６を介して与えられるデー
タＤ。・・・・・・・Ｄｎを所定のタイミングに従つて
遂次取り込み、該取り込んだ入力データと基準データと
を個々に比較して入力データの異常の有無を判定し、判
定結果を中央処理装置４に出力する。上記判定の結果、
例えばデータ処理装置１から入力されたデータＤＯ・・
・・・・・Ｄｎのうちいずれかに異常があることを示す
信号が異常検出回路１１から出力されると、データ処理
装置１側の中央処理装置４はメモリ９から該当するデー
タと個々のプロセス入力部５一１・・・ ・・・５−ｎ
毎に設定されている異常判定用基準データとを読み出し
てこれを比較するとともに前記異常が認められた入力デ
ータを廃棄する。又、前記比較の結果入力データに異常
が生じた原，因が該データに対応するプロセス入力部の
異常にあると認識したときには、並直列変換回路８、変
調器１０、スイッチ１２を介して回線接続装置１３に切
換指令信号を出力し、前記スイッチ１２をデータ処理装
置１側からデータ処理装置２側に切，り換える。以後は
、データ処理装置２から回線１３ａにデータの送出が行
なわれることとなる。なお、上述したこの発明に従う一
実施例では、説明の都合上同一構造のデータ処理装置を
プロセス処理装置に対して２個並列接続したものを挙げ
たが、これを３個以上前記プロセス処理装置に対して並
列接続したものであつても差支えなく、前記実施例と同
様の効果を奏するものである。以上説明したようにこの
発明によれば、同一の”データ処理装置を少なくとも２
以上同一の外部データ送出装置に対して並列に接続する
とともに、異常と判定されたデータを出力した方のデー
タ処理装置に異常検出信号を出力する異常検出回路を設
けることとしたので、入力されたデータの誤り検出の処
理に要する時間を短縮することがてき、これによつて供
用範囲を拡大することが可能なデータ誤り検出方式を提
供することがてきる。
・・・５−ｎ１バス４ａを介して入力されるデータＤ
。−Ｄｎを読み込み、必要とするデータ処理を行つた後
、並直列変換回路８、変調器１０、スイッチ１２、回線
接続装置１３を介して回線１３ａに送出している。前述
したようにスイッチ１２は通常図示のごとくデータ処理
装置１側を閉成しており、該処理装置１から出力される
データのみを送出するようにしている。このような動作
と並行して、異常検出回路１１は、各々のデータ処理装
置１，２のプロセス入力部５−１・・・ ・・・５−ｎ
１バス４ａ１プロセス出力部６を介して与えられるデー
タＤ。・・・・・・・Ｄｎを所定のタイミングに従つて
遂次取り込み、該取り込んだ入力データと基準データと
を個々に比較して入力データの異常の有無を判定し、判
定結果を中央処理装置４に出力する。上記判定の結果、
例えばデータ処理装置１から入力されたデータＤＯ・・
・・・・・Ｄｎのうちいずれかに異常があることを示す
信号が異常検出回路１１から出力されると、データ処理
装置１側の中央処理装置４はメモリ９から該当するデー
タと個々のプロセス入力部５一１・・・ ・・・５−ｎ
毎に設定されている異常判定用基準データとを読み出し
てこれを比較するとともに前記異常が認められた入力デ
ータを廃棄する。又、前記比較の結果入力データに異常
が生じた原，因が該データに対応するプロセス入力部の
異常にあると認識したときには、並直列変換回路８、変
調器１０、スイッチ１２を介して回線接続装置１３に切
換指令信号を出力し、前記スイッチ１２をデータ処理装
置１側からデータ処理装置２側に切，り換える。以後は
、データ処理装置２から回線１３ａにデータの送出が行
なわれることとなる。なお、上述したこの発明に従う一
実施例では、説明の都合上同一構造のデータ処理装置を
プロセス処理装置に対して２個並列接続したものを挙げ
たが、これを３個以上前記プロセス処理装置に対して並
列接続したものであつても差支えなく、前記実施例と同
様の効果を奏するものである。以上説明したようにこの
発明によれば、同一の”データ処理装置を少なくとも２
以上同一の外部データ送出装置に対して並列に接続する
とともに、異常と判定されたデータを出力した方のデー
タ処理装置に異常検出信号を出力する異常検出回路を設
けることとしたので、入力されたデータの誤り検出の処
理に要する時間を短縮することがてき、これによつて供
用範囲を拡大することが可能なデータ誤り検出方式を提
供することがてきる。
図はこの発明の一実施例に従うデータ誤り検出方式の内
部構成を示したブロック図である。 １・・・・・・データ処理装置、２・・・・・・データ
処理装置、４・・・・・・中央処理装置、５−１・・・
・・・５−ｎ・・・プロセス入力部、６・・・・・・プ
ロセス出力部、７・・・プロセス入力部、１１・・・・
・・異常検出回路。
部構成を示したブロック図である。 １・・・・・・データ処理装置、２・・・・・・データ
処理装置、４・・・・・・中央処理装置、５−１・・・
・・・５−ｎ・・・プロセス入力部、６・・・・・・プ
ロセス出力部、７・・・プロセス入力部、１１・・・・
・・異常検出回路。
Claims (1)
- １ 入力されたデータを読み込んでこれに所定のデータ
処理を施した後出力する同一のデータ処理装置を少なく
とも２以上同一の外部データ送出装置に対して並列に接
続するとともに、前記データ処理装置より夫々出力され
るデータとこれらデータの異常を判定するために予め設
定されている基準データとを比較して異常の有無を判定
し、異常と判定されたデータを出力した方のデータ処理
装置に異常検出信号を出力する異常検出回路を設けたこ
とを特徴とするデータ誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54144625A JPS6051136B2 (ja) | 1979-11-07 | 1979-11-07 | デ−タ誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54144625A JPS6051136B2 (ja) | 1979-11-07 | 1979-11-07 | デ−タ誤り検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5667458A JPS5667458A (en) | 1981-06-06 |
| JPS6051136B2 true JPS6051136B2 (ja) | 1985-11-12 |
Family
ID=15366380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54144625A Expired JPS6051136B2 (ja) | 1979-11-07 | 1979-11-07 | デ−タ誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6051136B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009060953A1 (ja) * | 2007-11-07 | 2009-05-14 | Mitsubishi Electric Corporation | 安全制御装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6312602Y2 (ja) * | 1981-06-17 | 1988-04-11 | ||
| JP4550299B2 (ja) * | 2001-02-15 | 2010-09-22 | 東日本旅客鉄道株式会社 | 多重系伝送システム |
-
1979
- 1979-11-07 JP JP54144625A patent/JPS6051136B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009060953A1 (ja) * | 2007-11-07 | 2009-05-14 | Mitsubishi Electric Corporation | 安全制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5667458A (en) | 1981-06-06 |
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