JPS605096B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 2
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
- H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は少く共電圧制御発振器(VCC)と、nまたは
n十1(ただしnは整数)の可調整分周比を有する第1
分周器と、プログラム可能な整数分周比Mを有する第2
分周器と、位相比較器と、低域通過フィル夕とをこの順
序で具え、前記第2分周器の出力信号および周波数Fの
基準信号を前記位相比較器に供給し、その出力信号を、
前記低域通過フィル夕を介して電圧制御発振器に制御電
圧として供給するようにし、さらに前記第2分周器への
入力パルスも計数すると共に該第2分周器の出力パルス
の各々によって初期計数位置にリセットされる第1のパ
ルスカウンタと、該第1パルスカゥンタの計数位置と第
1調整装置により調整できるデジタル数値uとを受け、
前記第1分周器を、周波数ステップの大きさが基準周波
数Fに等しくなるように制御する制御信号を発生する第
1の比較装置とを具える第1デジタルループを設けると
共に、前記第2分周器の出力パルスを計数する第2のパ
ルスカゥンタと、該第2パルスカゥンタの計数位置およ
び第2の調整装置によって調整することができるデジタ
ル数値を受けて、前記第1の分周器を、周波数ステップ
の大きさがzに等しくなるように制御する制御信号を発
生する第2の比較装置との具える第2のデジタルループ
を設け、前記zの値を、小数分周を行なうためにFより
も小さく、すなわちFをzの倍数とした周波数シンセサ
イザに関するものである。
n十1(ただしnは整数)の可調整分周比を有する第1
分周器と、プログラム可能な整数分周比Mを有する第2
分周器と、位相比較器と、低域通過フィル夕とをこの順
序で具え、前記第2分周器の出力信号および周波数Fの
基準信号を前記位相比較器に供給し、その出力信号を、
前記低域通過フィル夕を介して電圧制御発振器に制御電
圧として供給するようにし、さらに前記第2分周器への
入力パルスも計数すると共に該第2分周器の出力パルス
の各々によって初期計数位置にリセットされる第1のパ
ルスカウンタと、該第1パルスカゥンタの計数位置と第
1調整装置により調整できるデジタル数値uとを受け、
前記第1分周器を、周波数ステップの大きさが基準周波
数Fに等しくなるように制御する制御信号を発生する第
1の比較装置とを具える第1デジタルループを設けると
共に、前記第2分周器の出力パルスを計数する第2のパ
ルスカゥンタと、該第2パルスカゥンタの計数位置およ
び第2の調整装置によって調整することができるデジタ
ル数値を受けて、前記第1の分周器を、周波数ステップ
の大きさがzに等しくなるように制御する制御信号を発
生する第2の比較装置との具える第2のデジタルループ
を設け、前記zの値を、小数分周を行なうためにFより
も小さく、すなわちFをzの倍数とした周波数シンセサ
イザに関するものである。
このような形式の周波数シンセサィザは単位周波数ステ
ップで調整できると共に水晶発振器から取出すのが好適
な基準周波数によって与えられる精度を有する発振周波
数を得るのに実用されている。
ップで調整できると共に水晶発振器から取出すのが好適
な基準周波数によって与えられる精度を有する発振周波
数を得るのに実用されている。
本明細書においては単位ステップ周波数、すなわち種々
のシンセサィザで得ることができる最小周波数ステップ
を記号fで表わす。周波数シンセサィザは基本的にはフ
ェーズロックループより成るものであり、発振器と位相
比較器との間に固定のプログラム可能な分周器(分周比
Nの分周器)を設けるものである。
のシンセサィザで得ることができる最小周波数ステップ
を記号fで表わす。周波数シンセサィザは基本的にはフ
ェーズロックループより成るものであり、発振器と位相
比較器との間に固定のプログラム可能な分周器(分周比
Nの分周器)を設けるものである。
この場合、単位周波数fは基準周波数Fと等しくなる(
f=F)。このようなシンセサイザにおいてはループの
固有カットオフ周波数Fcbは(低域通過フィル夕がな
い場合)、次式で与えられる。Kの公
(1) fcb= N ここに Kの:位相比較器のボルト/ラジアンで表わした勾配、
K。
f=F)。このようなシンセサイザにおいてはループの
固有カットオフ周波数Fcbは(低域通過フィル夕がな
い場合)、次式で与えられる。Kの公
(1) fcb= N ここに Kの:位相比較器のボルト/ラジアンで表わした勾配、
K。
:発振器のNb/ボルトで表わした勾配、G :低域通
過フィル夕の利得、N :発振器の出力と位相比較器の
入力との綜合分筒比(本明細書に記載してある総てのシ
ンセサイザに対して) このようなシンセサイザにおいては、プログラム可能な
分周器の可調整分周値を1だけ増減するという簡単な操
作によって発振器の出力周波数を1単位ステップだけ増
減することができる。
過フィル夕の利得、N :発振器の出力と位相比較器の
入力との綜合分筒比(本明細書に記載してある総てのシ
ンセサイザに対して) このようなシンセサイザにおいては、プログラム可能な
分周器の可調整分周値を1だけ増減するという簡単な操
作によって発振器の出力周波数を1単位ステップだけ増
減することができる。
このようなシンセサィザでは、例えば2000〜400
0の間でプログラム可能な分周器を設けることにより2
00〜400Mzの周波数を100Kzの単位ステップ
で発生させることができる。位相比較器の出力信号を積
分した後は、ループに悪影響を与える不所望なノイズ成
分が入らないようにする必要がある。このためには、低
域通過フィル夕を適切に設計して発生された周波数に付
随して生ずるスプリアス信号を減衰し、発振器の固有ノ
イズよりも小さくなるようにする必要がある。特に次の
関係を満足する必要がある。Fd<F
‘21一方、ループの応答を十分に遠
くするためには低域通過フィル夕のカットオフ周波数を
余り低くすることはできず、いかなる場合でもフィル夕
Fcbがないときのループに固有のカットオフ周波数よ
りも高くしてループの安定度を適当に維持する必要があ
る。
0の間でプログラム可能な分周器を設けることにより2
00〜400Mzの周波数を100Kzの単位ステップ
で発生させることができる。位相比較器の出力信号を積
分した後は、ループに悪影響を与える不所望なノイズ成
分が入らないようにする必要がある。このためには、低
域通過フィル夕を適切に設計して発生された周波数に付
随して生ずるスプリアス信号を減衰し、発振器の固有ノ
イズよりも小さくなるようにする必要がある。特に次の
関係を満足する必要がある。Fd<F
‘21一方、ループの応答を十分に遠
くするためには低域通過フィル夕のカットオフ周波数を
余り低くすることはできず、いかなる場合でもフィル夕
Fcbがないときのループに固有のカットオフ周波数よ
りも高くしてループの安定度を適当に維持する必要があ
る。
したがって次の条件を満たす必要がある。Fcb<Fc
f {31上記
の条件(2}および‘3’を組合せると次の条件が得ら
れる。
f {31上記
の条件(2}および‘3’を組合せると次の条件が得ら
れる。
Fcb<Fcf<F
■したがって低域通過フィル夕はこの条件【4}を満た
す必要がある。
■したがって低域通過フィル夕はこの条件【4}を満た
す必要がある。
さらに制御ループの保持範囲を十分に大きくするために
はフィル夕のカットオフ周波数をできるだけ高くする必
要がある。したがって前述した例ではカットオフ周波数
をFcf=がセとしている。このようなシンセサイザに
おいて単位ステップの大きさをできるだけ小さくして単
位ステップの個数を増大させたい場合には、基準周波数
の値Fを比例的に低減すると共に分周器の調整可能なス
テップ数を比例的に増大させる必要がある。例えば上述
した第1の数値例に述べた形式のシンセサィザにおいて
、50位のステップで200〜400Mzの周波数を発
生させるときは、固定の分周器を4000〜80000
の間でプログラム可能とすると共に基準周波数を50K
zとする必要がある。しかし、このような方法で単位ス
テップの大きさを減少させると、カットオフ周波数fc
fおよびFcbも低くする必要があり、これにより上述
した欠点が生ずるため、このような方法には幾つかの制
限がある。上述した条件{1)および4)から明らかな
ように、上述した第2の数値例においてはフィル夕のカ
ットオフ周波数を50%だけ低減して約1位とする必要
がある。しかし、既知の小数分周技術を用いることによ
り上述した欠点を除去することができる。
はフィル夕のカットオフ周波数をできるだけ高くする必
要がある。したがって前述した例ではカットオフ周波数
をFcf=がセとしている。このようなシンセサイザに
おいて単位ステップの大きさをできるだけ小さくして単
位ステップの個数を増大させたい場合には、基準周波数
の値Fを比例的に低減すると共に分周器の調整可能なス
テップ数を比例的に増大させる必要がある。例えば上述
した第1の数値例に述べた形式のシンセサィザにおいて
、50位のステップで200〜400Mzの周波数を発
生させるときは、固定の分周器を4000〜80000
の間でプログラム可能とすると共に基準周波数を50K
zとする必要がある。しかし、このような方法で単位ス
テップの大きさを減少させると、カットオフ周波数fc
fおよびFcbも低くする必要があり、これにより上述
した欠点が生ずるため、このような方法には幾つかの制
限がある。上述した条件{1)および4)から明らかな
ように、上述した第2の数値例においてはフィル夕のカ
ットオフ周波数を50%だけ低減して約1位とする必要
がある。しかし、既知の小数分周技術を用いることによ
り上述した欠点を除去することができる。
すなわち予じめ決めたりズムにしたがって分周器のプロ
グラムした値またはこの分筒器への入力パルス数に自動
的に作用するデジタルループを設け、単位ステップ周波
数fを基準周波数Fの分数に等しくすることができる。
このような小数分周技術を用いると、上述したものに比
べて、プログラム可能な分周器の出力パルス間の時間隅
の変動が僅かであるが生ずることになる。この変動は位
相比較器の出力における妨害となるが、同様の出力特性
を得る場合にプログラム可能な分周器の可調整ステップ
の個数が一層少なくなると共にループフィル夕のカット
オフ周波数が一層高くなり、その結果ループ応答が改善
され、一層遠い制御が行なわれるという利点が得られる
。このような周波数シンセサイザは、例えばフランス特
許第155M95号明細書に記載されており、既知であ
る。
グラムした値またはこの分筒器への入力パルス数に自動
的に作用するデジタルループを設け、単位ステップ周波
数fを基準周波数Fの分数に等しくすることができる。
このような小数分周技術を用いると、上述したものに比
べて、プログラム可能な分周器の出力パルス間の時間隅
の変動が僅かであるが生ずることになる。この変動は位
相比較器の出力における妨害となるが、同様の出力特性
を得る場合にプログラム可能な分周器の可調整ステップ
の個数が一層少なくなると共にループフィル夕のカット
オフ周波数が一層高くなり、その結果ループ応答が改善
され、一層遠い制御が行なわれるという利点が得られる
。このような周波数シンセサイザは、例えばフランス特
許第155M95号明細書に記載されており、既知であ
る。
このようなシンセサイザによれば、例えば200〜40
0の間でプログラム可能な分周比を有する分周器を用い
、基準周波数をINbとし、約200Kzのカットオフ
周波数を有するフィル夕を用いて200〜400Mzの
間で100Kzの単位ステップで調整できる周波数を得
ることができ、上述したものに比べて10倍も良好であ
る。今N′を所望のメガヘルツ値とし、N′が分周器を
調整した値Nに等しいと仮定すると共にkを100Kz
の単位ステップの所望の整数の個数(k≦9)と仮定す
る。この場合には第2のデジタルループは、10回の分
周サイクル毎に、すなわち約10AS後にk回だけN+
1で分周し、10−k回だけで分周することになり、そ
の結果得られる周波数は、k■+1)十(10一k州=
N+誌が位 {5)1○となる。
0の間でプログラム可能な分周比を有する分周器を用い
、基準周波数をINbとし、約200Kzのカットオフ
周波数を有するフィル夕を用いて200〜400Mzの
間で100Kzの単位ステップで調整できる周波数を得
ることができ、上述したものに比べて10倍も良好であ
る。今N′を所望のメガヘルツ値とし、N′が分周器を
調整した値Nに等しいと仮定すると共にkを100Kz
の単位ステップの所望の整数の個数(k≦9)と仮定す
る。この場合には第2のデジタルループは、10回の分
周サイクル毎に、すなわち約10AS後にk回だけN+
1で分周し、10−k回だけで分周することになり、そ
の結果得られる周波数は、k■+1)十(10一k州=
N+誌が位 {5)1○となる。
このような分周器の出力パルスのリズムは;古市となり
、位相比較器の出力において100Kzの周波数を有す
るスプリアス信号が生ずることになり、このスプリアス
信号はフィル夕のカットオフ周波数よりも高い位置にあ
るが、このスプリアス信号のエネルギーレベルは十分に
小さいのでフィル夕によって容易に除去することができ
る。したがって、このフィル夕は次の条件を満たすカッ
トオフ周波数Fdを有するものとする必要がある。Fd
<f {6}この■式と
上述した(3’式とを組合せると、Fcb<Fcf<f
【7}なる条件を
満たすものとなる。
、位相比較器の出力において100Kzの周波数を有す
るスプリアス信号が生ずることになり、このスプリアス
信号はフィル夕のカットオフ周波数よりも高い位置にあ
るが、このスプリアス信号のエネルギーレベルは十分に
小さいのでフィル夕によって容易に除去することができ
る。したがって、このフィル夕は次の条件を満たすカッ
トオフ周波数Fdを有するものとする必要がある。Fd
<f {6}この■式と
上述した(3’式とを組合せると、Fcb<Fcf<f
【7}なる条件を
満たすものとなる。
このような小数分周原理に基づいて単位ステップを10
0Kzの代りに2弦zとするには、デジタルループにモ
ジュo−10カウン夕の代りにモジュロー40カウンタ
を設ければよい。
0Kzの代りに2弦zとするには、デジタルループにモ
ジュo−10カウン夕の代りにモジュロー40カウンタ
を設ければよい。
このためにはフィル夕のカットオフ周波数を2郎zより
も低くして式【7)から明らかなように28セのスプリ
アス信号成分を十分に抑圧するようにする必要がある。
今まで述べてきた装置は周波数シンセシスに好適である
。このような装置を、例えば基準周波数を変調のリズム
で変えて位相または周波数変調器として用いる場合には
、この変調の最大の許容し得るリズムは低い値に制限さ
れる。例えばこのような装置を2歌zの単位ステップで
作動させるときは、変調の固有周波数が約Fcb/3の
値を超えないとき、したがって例えば毎秒弦ビットを超
えないときにだけ変調に応答して生ずる位相歪みを許容
し得る範囲内に抑えることができる。本発明の目的は、
単位ステップがづ、さし、点、周波数範囲が広い点とい
った特性上の利点をそのま)維持すると共に比較的高い
カットオフ周波数Fdを有するループフィル夕、したが
って特に相当高い変調リズムを可能にするループの固有
カットオフ周波数Fcbで実現することができる上述し
た種類の周波数シンセサィザを提供しようとするもので
ある。本発明は上述した種類の装置において、第3のデ
ジタルループを設け、yをFよりも小さく、かつ、Fを
yの倍数とするとき、このyに等しい周波数ステップを
発生させるようにし、この第3デジタルループには、前
記第2分周器の出力パルスを計数する第3のパルスカウ
ンタ(モジュローF/y)と、前記第3カゥン夕の計数
位置aと、第3の調整装置によって調整できるデジタル
数値rとを比較して、計数位置aが数値rよりも小さい
かまたは等しくなる度毎に前記第1調整装置の数値uを
1単位だけ増大させる出力信号を発生する第3の比較器
とを設けたことを特徴とするものである。
も低くして式【7)から明らかなように28セのスプリ
アス信号成分を十分に抑圧するようにする必要がある。
今まで述べてきた装置は周波数シンセシスに好適である
。このような装置を、例えば基準周波数を変調のリズム
で変えて位相または周波数変調器として用いる場合には
、この変調の最大の許容し得るリズムは低い値に制限さ
れる。例えばこのような装置を2歌zの単位ステップで
作動させるときは、変調の固有周波数が約Fcb/3の
値を超えないとき、したがって例えば毎秒弦ビットを超
えないときにだけ変調に応答して生ずる位相歪みを許容
し得る範囲内に抑えることができる。本発明の目的は、
単位ステップがづ、さし、点、周波数範囲が広い点とい
った特性上の利点をそのま)維持すると共に比較的高い
カットオフ周波数Fdを有するループフィル夕、したが
って特に相当高い変調リズムを可能にするループの固有
カットオフ周波数Fcbで実現することができる上述し
た種類の周波数シンセサィザを提供しようとするもので
ある。本発明は上述した種類の装置において、第3のデ
ジタルループを設け、yをFよりも小さく、かつ、Fを
yの倍数とするとき、このyに等しい周波数ステップを
発生させるようにし、この第3デジタルループには、前
記第2分周器の出力パルスを計数する第3のパルスカウ
ンタ(モジュローF/y)と、前記第3カゥン夕の計数
位置aと、第3の調整装置によって調整できるデジタル
数値rとを比較して、計数位置aが数値rよりも小さい
かまたは等しくなる度毎に前記第1調整装置の数値uを
1単位だけ増大させる出力信号を発生する第3の比較器
とを設けたことを特徴とするものである。
本発明は、1つの周波数ステップの代りに大きさの異な
る2つの周波数ステップを用い、これら周波数ステップ
の各々の周波数の値を基準周波数Fの約数とし、これら
2個の周波数ステップの各々の周波数よりも数倍も低い
差の周波数を単位周波数ステップfまたはその倍数に等
しくする場合には、位相比較器の出力信号に現われ、単
位ステップfに等しい周波数を有するスプリアス信号成
分のエネルギーレベルを著しく低減することができ、発
振器の固有のノイズよりも低くすることができることを
確かめ、斯かる認識に基いて為したものである。
る2つの周波数ステップを用い、これら周波数ステップ
の各々の周波数の値を基準周波数Fの約数とし、これら
2個の周波数ステップの各々の周波数よりも数倍も低い
差の周波数を単位周波数ステップfまたはその倍数に等
しくする場合には、位相比較器の出力信号に現われ、単
位ステップfに等しい周波数を有するスプリアス信号成
分のエネルギーレベルを著しく低減することができ、発
振器の固有のノイズよりも低くすることができることを
確かめ、斯かる認識に基いて為したものである。
正確な実験検討の結果、本発明によれば、十分にリニア
な特性を有する位相比較器の出力信号には2つの周波数
ステップの周波数のスプリアス信号成分のみが現われ、
これらの単位ステップfまたはその倍数の周波数のスブ
リアス信号成分は何んら現われないことを確認した。
な特性を有する位相比較器の出力信号には2つの周波数
ステップの周波数のスプリアス信号成分のみが現われ、
これらの単位ステップfまたはその倍数の周波数のスブ
リアス信号成分は何んら現われないことを確認した。
図面につき本発明を詳細に説明する。
第1図に示す既知の周波数シンセサィザは電圧制御発振
器1と、分筒比をn又はn十1(但しnは整数)に切替
えられる第1分周段2と、プログラム可能な分周比を有
する第2分周段3と、位相比較器4と、ループフィル夕
5とをこの順序で有する主フェローズロックループ(P
LL)を具える。
器1と、分筒比をn又はn十1(但しnは整数)に切替
えられる第1分周段2と、プログラム可能な分周比を有
する第2分周段3と、位相比較器4と、ループフィル夕
5とをこの順序で有する主フェローズロックループ(P
LL)を具える。
電圧制御発振器1は周波数レンジが互に一部重なり合う
複数個の異なる電圧制御発振器(VCO)をまとめて記
号的に示したものである。
複数個の異なる電圧制御発振器(VCO)をまとめて記
号的に示したものである。
例えば22即位から400Mzのレンジをカバーするた
めには電圧制御発振器1は各々60他力バーする3個の
VCOで構成し、1個のVCOから他のVCOへの切替
は例えば或る所望周波数を調整するように動作する装置
により自動的に行なわれる。分周比をn又はn十1に調
整できる第1分周段2の分競比は入力端子25に制御パ
ルスが存在しない場合はnとし、入力端子25に制御パ
ルスが存在する場合はn+1とする。プログラム記憶式
の(第2の)分周段3は第1分周段2の出力パルスの数
を整数M分の一に下げる(Mは例えば22と30の間と
する)。分周比Mは先ずその十進値を各々二進値で表わ
し、これを双投スイッチ6により第2分周段3にセット
する。位相比較器4ではプログラム記憶式分周段3の出
力信号と第2の入力端子8からこの位相比較器4に入力
される基準信号との間の位相差を比較する。この基準信
号(周波数F)は例えば水晶制御発振器9の出力信号を
分周器10で整数P分の一に分周して得る。位相比較器
4が検出した位相差はループの位相が幅が可変の論理信
号でロックされている状態でこの位相比較器4の出力端
子に現われる。この論理信号は積分されて振幅が上記位
相差に比例する直流電圧を得る。主ループを閉じるフィ
ルタ5は位相比較器4の出力信号内に混在するスプリア
ス信号を除去することを目的とする低域フィル夕である
。これらのスプリアス信号は一方では位相比較器4で作
られると共に他方では小数分周原理(decimalf
ractionsprinciple)により生ずる。
第1図の装置は更に周波数サーチループを具える。この
周波数サーチループは水晶制御発振器9の出力端子と電
圧制御発振器1の第2入力端子との間に設けられるもの
で、これは周波数弁別器11と、カウンタ12と、デジ
タルーアナログ変≠器13とをこの順序で具える。周波
数弁別器11では水晶発振器9の出力周波数をプログラ
ム記憶式分周段3の出力周波数と比較する。主ループ位
相がロックされている時はこれらの両周波数の比はP:
1(P=固定分局器10の分周比)でなければならない
。この周波数の比が予じめ定められた周波数しきい値に
対応する許容誤差範囲内で得られている限り、周波数弁
別器11はカウンタ12を上方に1単位だけ歩進させる
。これに対応してD−A変換器13の出力端子に現われ
る出力電圧が或る一定電圧値だけ上昇する。このD−A
変換器13の出力電圧により電圧制御発振器1を1段ず
つ制御する。目盛られている電圧段の値と電圧制御発振
器1の制御電圧一周波数特性の勾配K。とに依存して電
圧制御発振器1の出力周波数がどれだけディスクリート
に高くなるかが決まる。カゥンタ12の内容が1単位だ
け前進する度毎にこのようなプロセスが行なわれ、電圧
制御発振器1の周波数は1周波数ステップPF、例えば
か心だけ高くなる。このサーチループは巡回的に且つ逐
次的に動作する。即ちカウンタ12の出力信号はその入
力端子にフィードバックされ、これにより各計数サイク
ルの終りに於て3個の電圧制御発振器を巡回的に走査し
て位相をロックするのに最適な幅である中副Fを有する
周波数レンジに達する。その後で位相ロックを行ない主
ループ並びにサーチループを安定させる。これと共にカ
ワンタ12の内容は全位相ロック期間を通じて変化しな
くなる。この他周波数弁別器11の各出力パルスにより
制御される単安定マルチパイプレータ14を周波数弁別
器11の出力端子と位相比較器4の第3の入力端子との
間に設ける。この単安定マルチパイプレータ14の第2
の出力端子を周波数弁別器11の第3の入力端子に接続
する。この単安定マルチパイプレータ14の機能は各周
波数ステップPF毎にサーチループをスイッチオンし、
次に位相比較器4と周波数弁別器11に付加的遅延作用
を与えて位相ロッキング動作を完了させてからメインル
ープに作用するものである。これにより発振器の制御に
妨害が生ずる危険を回避できる。2個のループが同時に
動作すると妨害が生ずる恐れがある。
めには電圧制御発振器1は各々60他力バーする3個の
VCOで構成し、1個のVCOから他のVCOへの切替
は例えば或る所望周波数を調整するように動作する装置
により自動的に行なわれる。分周比をn又はn十1に調
整できる第1分周段2の分競比は入力端子25に制御パ
ルスが存在しない場合はnとし、入力端子25に制御パ
ルスが存在する場合はn+1とする。プログラム記憶式
の(第2の)分周段3は第1分周段2の出力パルスの数
を整数M分の一に下げる(Mは例えば22と30の間と
する)。分周比Mは先ずその十進値を各々二進値で表わ
し、これを双投スイッチ6により第2分周段3にセット
する。位相比較器4ではプログラム記憶式分周段3の出
力信号と第2の入力端子8からこの位相比較器4に入力
される基準信号との間の位相差を比較する。この基準信
号(周波数F)は例えば水晶制御発振器9の出力信号を
分周器10で整数P分の一に分周して得る。位相比較器
4が検出した位相差はループの位相が幅が可変の論理信
号でロックされている状態でこの位相比較器4の出力端
子に現われる。この論理信号は積分されて振幅が上記位
相差に比例する直流電圧を得る。主ループを閉じるフィ
ルタ5は位相比較器4の出力信号内に混在するスプリア
ス信号を除去することを目的とする低域フィル夕である
。これらのスプリアス信号は一方では位相比較器4で作
られると共に他方では小数分周原理(decimalf
ractionsprinciple)により生ずる。
第1図の装置は更に周波数サーチループを具える。この
周波数サーチループは水晶制御発振器9の出力端子と電
圧制御発振器1の第2入力端子との間に設けられるもの
で、これは周波数弁別器11と、カウンタ12と、デジ
タルーアナログ変≠器13とをこの順序で具える。周波
数弁別器11では水晶発振器9の出力周波数をプログラ
ム記憶式分周段3の出力周波数と比較する。主ループ位
相がロックされている時はこれらの両周波数の比はP:
1(P=固定分局器10の分周比)でなければならない
。この周波数の比が予じめ定められた周波数しきい値に
対応する許容誤差範囲内で得られている限り、周波数弁
別器11はカウンタ12を上方に1単位だけ歩進させる
。これに対応してD−A変換器13の出力端子に現われ
る出力電圧が或る一定電圧値だけ上昇する。このD−A
変換器13の出力電圧により電圧制御発振器1を1段ず
つ制御する。目盛られている電圧段の値と電圧制御発振
器1の制御電圧一周波数特性の勾配K。とに依存して電
圧制御発振器1の出力周波数がどれだけディスクリート
に高くなるかが決まる。カゥンタ12の内容が1単位だ
け前進する度毎にこのようなプロセスが行なわれ、電圧
制御発振器1の周波数は1周波数ステップPF、例えば
か心だけ高くなる。このサーチループは巡回的に且つ逐
次的に動作する。即ちカウンタ12の出力信号はその入
力端子にフィードバックされ、これにより各計数サイク
ルの終りに於て3個の電圧制御発振器を巡回的に走査し
て位相をロックするのに最適な幅である中副Fを有する
周波数レンジに達する。その後で位相ロックを行ない主
ループ並びにサーチループを安定させる。これと共にカ
ワンタ12の内容は全位相ロック期間を通じて変化しな
くなる。この他周波数弁別器11の各出力パルスにより
制御される単安定マルチパイプレータ14を周波数弁別
器11の出力端子と位相比較器4の第3の入力端子との
間に設ける。この単安定マルチパイプレータ14の第2
の出力端子を周波数弁別器11の第3の入力端子に接続
する。この単安定マルチパイプレータ14の機能は各周
波数ステップPF毎にサーチループをスイッチオンし、
次に位相比較器4と周波数弁別器11に付加的遅延作用
を与えて位相ロッキング動作を完了させてからメインル
ープに作用するものである。これにより発振器の制御に
妨害が生ずる危険を回避できる。2個のループが同時に
動作すると妨害が生ずる恐れがある。
第1図に示す既知の周波数シンセサィザは小数分周原理
に従って分周するもの)特別な実施例であって、こ)で
は電圧制御発振器1と位相比較器4との間に設けられる
分周器を2部、即ち分周比を値n又はn十1に調整でき
る第1分間段2と第2のプログラム記憶式分周段3とに
分割している。
に従って分周するもの)特別な実施例であって、こ)で
は電圧制御発振器1と位相比較器4との間に設けられる
分周器を2部、即ち分周比を値n又はn十1に調整でき
る第1分間段2と第2のプログラム記憶式分周段3とに
分割している。
全分周比Nの自動切替は第1分周段2の切替に応答して
のみ行なわれる。例えば分周器を十進計数モードもこ調
整する場合は、百位と十位は双役スイッチ6を操作する
ことにより第2分周段3で調整する。この時一位(単位
)は第1分周段2で作る。本例では第1分周段2をモジ
ュロー10′11カウン夕とする。こ)で単位(一位)
は基準周波数F‘こ等しい、電圧制御発振器1の周波数
ステップを意味するものと理解されたい。即ち例えば基
準周波数が100Kzの時は100Kzであり、好まし
くは基準周波数をINbとし単位をIMzとする。基準
周波数の信号の周期1/Fを以後「サイクル」と称する
。例えば基準周波数がINbならば1仏秒である。単位
は第1分周段2の出力端子とこの分周段の第2入力端子
25との間に接続される第1デジタルループにより作ら
れるもので、この第1デジタルループは第1カウンター
6と第1比較器17と加算器18と第1同期素子19と
をカスケード接続したものである。なお導線32は第1
比較器17と加算器18とを結ぶものである。第1カウ
ンター6の容量は小数分周原理に基づいて周波数シンセ
サィザを作動させるため9に等しいかそれよりも大きく
とる。第1カウンタ16の容量が9を越える場合はこの
第1カウンター6は値9に達するごとに導線15で象徴
的に示したフィードバックループを使ってその初期計数
位置に自動的にリセットされ、この初期計数位置に止め
られる。第1カゥンタ16はその第2入力端子に第2分
周段3の出力端子から送られてくるゼロリセツトパルス
が到釆する迄この初期位置に止められる。このゼロリセ
ットパルスは適当な方法で作られ、第2同期素子20で
同期がとられる。このゼロリセットパルスはプログラム
可能な分周段3を零にするのにも使用される。この目的
で第2同期素子20の第2入力端子(制御入力端子)に
導線33を経て第1分周段2の出力パルスを入力する。
その際第2分周段3の各出力パルスの立上り縁が第1分
周段2の出力パルスの立上り縁と一致する。これは周波
数シンセサィザのクロック信号発生器としても機能する
。上言己ゼロリセットパルスにより第1カウンター6の
9に向う計数周期が開始する。この第1カウンター6は
例えば2個のスイッチング位置を有する双役スイッチ6
のようなスイッチ21を介して第1比較器17に接続さ
れており、これにより第1カウンタ16の計数内容を表
す二進数値Vが自動的に第1比較器17にセットされる
。この数v(これは0から9迄変る)は第1カウンター
6が第1分周段2をこの第1カゥンタ16の第1入力端
子に結んでいる導線22を経て1個のパルスを受け取る
毎に1だけ増大する。双役スイッチ6と同じ形式のスイ
ッチ23を手動操作して第1比較器17に発生させたい
所望周波数に対応する手動調整可能な数uを与える。
のみ行なわれる。例えば分周器を十進計数モードもこ調
整する場合は、百位と十位は双役スイッチ6を操作する
ことにより第2分周段3で調整する。この時一位(単位
)は第1分周段2で作る。本例では第1分周段2をモジ
ュロー10′11カウン夕とする。こ)で単位(一位)
は基準周波数F‘こ等しい、電圧制御発振器1の周波数
ステップを意味するものと理解されたい。即ち例えば基
準周波数が100Kzの時は100Kzであり、好まし
くは基準周波数をINbとし単位をIMzとする。基準
周波数の信号の周期1/Fを以後「サイクル」と称する
。例えば基準周波数がINbならば1仏秒である。単位
は第1分周段2の出力端子とこの分周段の第2入力端子
25との間に接続される第1デジタルループにより作ら
れるもので、この第1デジタルループは第1カウンター
6と第1比較器17と加算器18と第1同期素子19と
をカスケード接続したものである。なお導線32は第1
比較器17と加算器18とを結ぶものである。第1カウ
ンター6の容量は小数分周原理に基づいて周波数シンセ
サィザを作動させるため9に等しいかそれよりも大きく
とる。第1カウンタ16の容量が9を越える場合はこの
第1カウンター6は値9に達するごとに導線15で象徴
的に示したフィードバックループを使ってその初期計数
位置に自動的にリセットされ、この初期計数位置に止め
られる。第1カゥンタ16はその第2入力端子に第2分
周段3の出力端子から送られてくるゼロリセツトパルス
が到釆する迄この初期位置に止められる。このゼロリセ
ットパルスは適当な方法で作られ、第2同期素子20で
同期がとられる。このゼロリセットパルスはプログラム
可能な分周段3を零にするのにも使用される。この目的
で第2同期素子20の第2入力端子(制御入力端子)に
導線33を経て第1分周段2の出力パルスを入力する。
その際第2分周段3の各出力パルスの立上り縁が第1分
周段2の出力パルスの立上り縁と一致する。これは周波
数シンセサィザのクロック信号発生器としても機能する
。上言己ゼロリセットパルスにより第1カウンター6の
9に向う計数周期が開始する。この第1カウンター6は
例えば2個のスイッチング位置を有する双役スイッチ6
のようなスイッチ21を介して第1比較器17に接続さ
れており、これにより第1カウンタ16の計数内容を表
す二進数値Vが自動的に第1比較器17にセットされる
。この数v(これは0から9迄変る)は第1カウンター
6が第1分周段2をこの第1カゥンタ16の第1入力端
子に結んでいる導線22を経て1個のパルスを受け取る
毎に1だけ増大する。双役スイッチ6と同じ形式のスイ
ッチ23を手動操作して第1比較器17に発生させたい
所望周波数に対応する手動調整可能な数uを与える。
vの数値がuよりも小さいか等しい場合は第1比較器1
7から加算器18と第1同期素子19とを経て第1分周
段2の第2入力端子に1個のパルス又は好ましくは高レ
ベルの直流電圧を与える。第1同期素子19の機能は適
当な瞬時、即ち第1分周段2の各出力パルスが現われた
直後に第1分周段2に1個の制御パルスを印加するにあ
る。この目的でこの第1分周段2の出力端子を導線24
を介してこの第1同期素子19の第2入力端子に接続し
、第1同期素子19の出力端子を導線25′を介して第
1分周段2の制御入力端子に接続する。換言すれば第1
分周段の分周比がn又はn+1の期間に第1比較器17
から制御パルスが送られてこない時は次の分周期間がn
(10)個の発振器出力パルスが現われる期間に相当す
る。この期間中の任意の瞬時に1個の制御パルスを受取
るとこの制御パルスは第1同期素子19内のレジスタに
蓄わえられたま)にとゞまり、第1分周段2の制御入力
端子に転送されない。この期間経過後に第1同期素子1
9が第1分周段2の出力パルスを受け取るや否やこれと
同時に分周比10の分周期間が完了する。制御パルスが
受け取られると第1分周段2は次の分周期間に分周比n
+1(11)に切替わり、その分周期間の持続時間はn
+1個の発振器出力パルス分の時間間隔に等しい。第1
図の装置はこの他第2のデジタルループを具える。この
第2のデジタルループは第2分周段3の入力端子7と第
1分周段2の制御入力端子25との間に設けられるもの
で、第2同期素子20と第2カウンタ26と第2比較器
27と加算器18と第1同期素子19とをカスケード接
続したものである。加算器18の異なる入力端子に夫々
第1比較器17と第2比較器27の出力端子を接続する
。第2力ウンタ26はモジュロQカウンタ、例えばモジ
ュロ10又はモジュロ40カウンタとする。この第2カ
ゥンタ26は第1カウンタ16を第1比較器17に接続
する場合と同様にスイッチ27に接続する。この第2比
較器27で第2カゥンタ26の計数内容をスイッチ29
を介して第2比較器27にセットされている手動調整で
きる二進値wと比較する。第2カウンタ26の動作は、
この第2カゥンタ26の内容が増大する速度は第1カウ
ンタの内容が増大する速度よりもM情遅い点で第1カウ
ンター6の動作とは異なっている。第1カウンター6の
動作が不連続的なのと対照的に第2カウンタ26の動作
は連続的である。蓋しこの第2‐カゥンタ26は最大計
数位置に達すると自分自身で自動的にゼロ位置にリセッ
トするからである。基準周波数Fを周期で表わして1仏
秒に等しいとすると、こ)に述べた動作上の差異により
各1山秒サイクルの第1の部分中に第1比較器17の出
力端子には繰り返し周波数MMzでu個のパルスが順次
に又は好ましくはパルス系列の持続時間と等しい持続時
間を有する直流電圧信号が現われ、他方第2比較器27
は各1仏秒サイクル毎に1個の出力パルスを出す(これ
はWサイクル中に起こる)。これらの出力パルスの繰り
返し周波数はINbであり、このパルス系列又は好まし
くは直流電圧信号はモジュロQカゥンタ26のモジュロ
値Qに等しい回数反復する。例えば第2カウンタ26が
モジュロ10カウンタでwが7に等しい場合は第2比較
器27の出力導線31に周期1〃秒の7個のパルスから
成る系列が27系列現われる。各系列の持続時間は7仏
秒に等しい。例えばuを5に等しいとし、更に基準周波
数をINb‘こ等しいとすると周期1山秒を有する7個
のパルスから成る17系列第1比較器17の出力導線3
2に現われる。1系列の持続時間は5/Mム秒に等しい
。
7から加算器18と第1同期素子19とを経て第1分周
段2の第2入力端子に1個のパルス又は好ましくは高レ
ベルの直流電圧を与える。第1同期素子19の機能は適
当な瞬時、即ち第1分周段2の各出力パルスが現われた
直後に第1分周段2に1個の制御パルスを印加するにあ
る。この目的でこの第1分周段2の出力端子を導線24
を介してこの第1同期素子19の第2入力端子に接続し
、第1同期素子19の出力端子を導線25′を介して第
1分周段2の制御入力端子に接続する。換言すれば第1
分周段の分周比がn又はn+1の期間に第1比較器17
から制御パルスが送られてこない時は次の分周期間がn
(10)個の発振器出力パルスが現われる期間に相当す
る。この期間中の任意の瞬時に1個の制御パルスを受取
るとこの制御パルスは第1同期素子19内のレジスタに
蓄わえられたま)にとゞまり、第1分周段2の制御入力
端子に転送されない。この期間経過後に第1同期素子1
9が第1分周段2の出力パルスを受け取るや否やこれと
同時に分周比10の分周期間が完了する。制御パルスが
受け取られると第1分周段2は次の分周期間に分周比n
+1(11)に切替わり、その分周期間の持続時間はn
+1個の発振器出力パルス分の時間間隔に等しい。第1
図の装置はこの他第2のデジタルループを具える。この
第2のデジタルループは第2分周段3の入力端子7と第
1分周段2の制御入力端子25との間に設けられるもの
で、第2同期素子20と第2カウンタ26と第2比較器
27と加算器18と第1同期素子19とをカスケード接
続したものである。加算器18の異なる入力端子に夫々
第1比較器17と第2比較器27の出力端子を接続する
。第2力ウンタ26はモジュロQカウンタ、例えばモジ
ュロ10又はモジュロ40カウンタとする。この第2カ
ゥンタ26は第1カウンタ16を第1比較器17に接続
する場合と同様にスイッチ27に接続する。この第2比
較器27で第2カゥンタ26の計数内容をスイッチ29
を介して第2比較器27にセットされている手動調整で
きる二進値wと比較する。第2カウンタ26の動作は、
この第2カゥンタ26の内容が増大する速度は第1カウ
ンタの内容が増大する速度よりもM情遅い点で第1カウ
ンター6の動作とは異なっている。第1カウンター6の
動作が不連続的なのと対照的に第2カウンタ26の動作
は連続的である。蓋しこの第2‐カゥンタ26は最大計
数位置に達すると自分自身で自動的にゼロ位置にリセッ
トするからである。基準周波数Fを周期で表わして1仏
秒に等しいとすると、こ)に述べた動作上の差異により
各1山秒サイクルの第1の部分中に第1比較器17の出
力端子には繰り返し周波数MMzでu個のパルスが順次
に又は好ましくはパルス系列の持続時間と等しい持続時
間を有する直流電圧信号が現われ、他方第2比較器27
は各1仏秒サイクル毎に1個の出力パルスを出す(これ
はWサイクル中に起こる)。これらの出力パルスの繰り
返し周波数はINbであり、このパルス系列又は好まし
くは直流電圧信号はモジュロQカゥンタ26のモジュロ
値Qに等しい回数反復する。例えば第2カウンタ26が
モジュロ10カウンタでwが7に等しい場合は第2比較
器27の出力導線31に周期1〃秒の7個のパルスから
成る系列が27系列現われる。各系列の持続時間は7仏
秒に等しい。例えばuを5に等しいとし、更に基準周波
数をINb‘こ等しいとすると周期1山秒を有する7個
のパルスから成る17系列第1比較器17の出力導線3
2に現われる。1系列の持続時間は5/Mム秒に等しい
。
従って出力導線32の1パルス系列現われる毎にの出力
導線31は1個のパルスが現われるか又はパルスが現わ
れないことになる。加算器18はの導線31及び32を
通って送られてくる全てのパルスを記録する。詳しく云
うと、1サイクルの持続時間内に受け取られたパルス毎
に別個のレジスタに記録する。このサイクルの持続時間
は第2同期素子20の出力端子と加算器18の第3入力
端子とを結んでいる導線30を通って送られてくるパル
スにより決まる。各サイクルの終了時に導線31を経て
送られてくるパルスがあればこれを加算器18に蓄わえ
、その後で瞬時toに第1同期素子19の優先順位で転
送し、その後で予じめ定められた遅延時間r後(これは
高々導線22に現われるパルスの周期に等しい)、即ち
瞬時t。十rに導線32から到来するパルス系列を加算
器18に蓄わえ、これらのパルスが導線32を経て加算
器18に印加されるリズムと同一リズムで転送する。第
1図の周波数シンセサィザで作られる周波数は4・数分
周原理に関する既知の式に従えばWN+u+1)十まQ
−W)■十u):N十u+言に等しく、単位ステップの
周波数の大きさは基準周波数Fの周波数の1/Qに等し
く、従ってF/Q=z(第1図の場合はz=f)である
。
導線31は1個のパルスが現われるか又はパルスが現わ
れないことになる。加算器18はの導線31及び32を
通って送られてくる全てのパルスを記録する。詳しく云
うと、1サイクルの持続時間内に受け取られたパルス毎
に別個のレジスタに記録する。このサイクルの持続時間
は第2同期素子20の出力端子と加算器18の第3入力
端子とを結んでいる導線30を通って送られてくるパル
スにより決まる。各サイクルの終了時に導線31を経て
送られてくるパルスがあればこれを加算器18に蓄わえ
、その後で瞬時toに第1同期素子19の優先順位で転
送し、その後で予じめ定められた遅延時間r後(これは
高々導線22に現われるパルスの周期に等しい)、即ち
瞬時t。十rに導線32から到来するパルス系列を加算
器18に蓄わえ、これらのパルスが導線32を経て加算
器18に印加されるリズムと同一リズムで転送する。第
1図の周波数シンセサィザで作られる周波数は4・数分
周原理に関する既知の式に従えばWN+u+1)十まQ
−W)■十u):N十u+言に等しく、単位ステップの
周波数の大きさは基準周波数Fの周波数の1/Qに等し
く、従ってF/Q=z(第1図の場合はz=f)である
。
第1分周段2で分周比n+1に分周するのを制御する制
御パルスは第2比較器27かち得られ、前記単位よりも
Q倍小さい単位ステップを形成する。而してこれらの制
御パルスは不規則な瞬時に現われるためこれにより単位
ステップの周波数に等しい周波数、従ってF/Qを有す
るスプリァス変調△F′が導入される。位相比較器の出
力信号内に含まれているこの不所望な周波数をループフ
ィル夕5により抑圧する。この目的でループフィル夕5
のカットオフ周波数はF/Qよりも可成り低くとる。他
方Fcb<Fd(前記【3ー式参照)という条件も満足
しなければならない。こ)で、F=INZKの=lv/
ラジアン Ko=即位/v G=1 とし、200Nセと40のMzの間の周波数を作るもの
とする(こ)でNは200と400との間で変わる)。
御パルスは第2比較器27かち得られ、前記単位よりも
Q倍小さい単位ステップを形成する。而してこれらの制
御パルスは不規則な瞬時に現われるためこれにより単位
ステップの周波数に等しい周波数、従ってF/Qを有す
るスプリァス変調△F′が導入される。位相比較器の出
力信号内に含まれているこの不所望な周波数をループフ
ィル夕5により抑圧する。この目的でループフィル夕5
のカットオフ周波数はF/Qよりも可成り低くとる。他
方Fcb<Fd(前記【3ー式参照)という条件も満足
しなければならない。こ)で、F=INZKの=lv/
ラジアン Ko=即位/v G=1 とし、200Nセと40のMzの間の周波数を作るもの
とする(こ)でNは200と400との間で変わる)。
この時式{1’によりFCb=空尊盤
となる。
平均分周比を300とするとこの結果Fcb=20Kz
となる。
となる。
これらの数値は前述したように電圧制御発振器1の周波
数が刻位だけ増大する(PF!刻心)ことを意味する。
これから結論すると100位の単位ステップを有する周
波数を作るためには式{7}で表わされた2個の上記条
件を満足するためループフィル夕5はカットオフ周波数
が2側zと100位との間にくる低域フィル夕としなけ
ればならない。
数が刻位だけ増大する(PF!刻心)ことを意味する。
これから結論すると100位の単位ステップを有する周
波数を作るためには式{7}で表わされた2個の上記条
件を満足するためループフィル夕5はカットオフ周波数
が2側zと100位との間にくる低域フィル夕としなけ
ればならない。
代りに第1図の周波数シンセサィザで周波数f=z=2
弧の単位ステップを得たいのならば第2カウンタ26を
モジュロ40カウンタとすればよい。
弧の単位ステップを得たいのならば第2カウンタ26を
モジュロ40カウンタとすればよい。
この時低域フイルタ5で抑圧すべきスプリアス信号は2
靴zに位置し、従って低域フィル夕5のカットオフ周波
数F小従って周波数Fcbは2靴z以下としなければな
らない。このような状況の下で低域フィル夕5を造るこ
とは困難である。蓋し周波数Fcb近傍での位相余裕が
十分あり(ナィキストの安定条件)、しかも2弧zでの
スペクトル成分のレベルを発振器出力信号レベルに対し
て約一8のBのレベル迄減衰できるような位相補正回路
網を設けねばならないからである。本発明によれば上述
した周波数シンセサィザに第3のディジタルル−ブを付
加することにより上記欠点を大幅に緩和できる。第2図
はこのような周波数シンセサィザを示したものである。
第2図でも第1図に対応する回路要素には同一符号を付
してある。第3のディジタルループは第2分周段3のの
出力導線7と第1分周段2の制御入力端子25との間に
設けられるもので、第2同期素子20と第3パルスカウ
ン夕36と第3比較器37と変形された第1調整装置3
8と第1比較器17と加算器18と第1同期素子19と
をカスケード接続してものである。第3パルスカウンタ
36はモジュロRカゥンタでその動作は第2パルスカゥ
ンタ26の動作と同一であり、これらの両カウンタ26
と36は同一パルスを計数する。第3比較器37も第2
比較器27と同じように動作する。この第3比較器37
はスイッチ39を介して第3カゥンタ36内の二進値を
入力され、他方スイッチ4川こより調整自在な二進値r
をセットされる。導線41は第3比較器37の出力端子
を第1調整装置38に接続する。この第1調整装置38
により供給される二進値uはスイッチ42により第1調
整することができ、この第1調整装置38が導線41か
ら1個のパルスを受け取る毎に1単位だけ増大する。導
線41上のパルスは互に順次に続く系列をなし(又はこ
の系列の持続時間に等しい持続時間を有する直流電圧ス
テップの形態をとる)、2個のパルス系列間の時間間隔
をRサイクルとし、各パルス系列の持続時間をr仏秒(
rサイクル)に等しくとる。第1カゥンタ16の動作と
第3比較器37の動作は時間内で所定サイクル中に導線
41に現われるパルスが第1カゥンタ16がブロックさ
れているサイクル中の部分で生起するように関連させて
おく。サイクルのこの部分で調整装置38にセットされ
た二進値uが1だけ増大し、かくしてできる新しい値u
+1がスイッチ43を介して第1比較器17に転送され
る。この動作の結果次のサイクルでは分周比をn+1に
セットするために第1分周段2に印加される制御パルス
(この制御パルスは周波数ステップF/R=yを形成す
ることにより作られ且つ導線41を伝って転送される)
は導線32上に現われるパルス系列の最終パルスとして
登場する。この時このパルス系列は考えられているサイ
クル中にu+1個のパルスを含むものである。この場合
注意すべきことは第1カウン夕16の計数位置の最少数
は必然的に第1図の場合よりも1大きく、従って例えば
9ではなく10としなければならぬことである。周波数
ステップF/Qを作った時と同様に周波数ステップF/
Rを作る場合も導線41上のパルス系列の繰り返し周波
数R/Fのため第1同期素子19の出力側に(第3の)
スプリアス変調△F″が生ずる。ループフィル夕6はこ
のスプリアス信号△F″も抑圧する必要がある。上述し
た第2図に示す周波数シンセサィザの動作ではこれらの
スプリアス信号△F″と△F′とは互に影響し合わず、
第2図の場合も△F′に対して分筒比n十1を制御する
パルス構成は第1図の場合と同じである。QとRを適当
に選択すると単位周波数ステップ、即ち第2図の周波数
シンセサィザで得られる最小のステップがIFノQ−F
/RI又はこの値の3倍(但し、IF/Q−F/RI<
F/R且つIF/Q−F/RI<F/R)に等しいよう
に周波数ステップF/Q及びF/Rを作れる。殊にfは
数yとzの最大公約数に等しくできる。第2図の周波数
シンセサィザで2歌zの単位周波数ステップを作る好適
な実施例によれば、基準信号の周波数FをIN2とし、
第2分周段3の分周比Mを20と40の間で変え、第1
分周段の分周比は10又は11に調整できるものとし、
第2カゥンタ26と第3カウンタ36とは夫々モジュロ
8カゥン夕(周波数ステップ129Z)及びモジュロ1
0カウンタ(周波数ステップ10m々)とし又はその逆
に前者をモジュロ10カウンタを後者にモジュロ8カウ
ンタとする。
靴zに位置し、従って低域フィル夕5のカットオフ周波
数F小従って周波数Fcbは2靴z以下としなければな
らない。このような状況の下で低域フィル夕5を造るこ
とは困難である。蓋し周波数Fcb近傍での位相余裕が
十分あり(ナィキストの安定条件)、しかも2弧zでの
スペクトル成分のレベルを発振器出力信号レベルに対し
て約一8のBのレベル迄減衰できるような位相補正回路
網を設けねばならないからである。本発明によれば上述
した周波数シンセサィザに第3のディジタルル−ブを付
加することにより上記欠点を大幅に緩和できる。第2図
はこのような周波数シンセサィザを示したものである。
第2図でも第1図に対応する回路要素には同一符号を付
してある。第3のディジタルループは第2分周段3のの
出力導線7と第1分周段2の制御入力端子25との間に
設けられるもので、第2同期素子20と第3パルスカウ
ン夕36と第3比較器37と変形された第1調整装置3
8と第1比較器17と加算器18と第1同期素子19と
をカスケード接続してものである。第3パルスカウンタ
36はモジュロRカゥンタでその動作は第2パルスカゥ
ンタ26の動作と同一であり、これらの両カウンタ26
と36は同一パルスを計数する。第3比較器37も第2
比較器27と同じように動作する。この第3比較器37
はスイッチ39を介して第3カゥンタ36内の二進値を
入力され、他方スイッチ4川こより調整自在な二進値r
をセットされる。導線41は第3比較器37の出力端子
を第1調整装置38に接続する。この第1調整装置38
により供給される二進値uはスイッチ42により第1調
整することができ、この第1調整装置38が導線41か
ら1個のパルスを受け取る毎に1単位だけ増大する。導
線41上のパルスは互に順次に続く系列をなし(又はこ
の系列の持続時間に等しい持続時間を有する直流電圧ス
テップの形態をとる)、2個のパルス系列間の時間間隔
をRサイクルとし、各パルス系列の持続時間をr仏秒(
rサイクル)に等しくとる。第1カゥンタ16の動作と
第3比較器37の動作は時間内で所定サイクル中に導線
41に現われるパルスが第1カゥンタ16がブロックさ
れているサイクル中の部分で生起するように関連させて
おく。サイクルのこの部分で調整装置38にセットされ
た二進値uが1だけ増大し、かくしてできる新しい値u
+1がスイッチ43を介して第1比較器17に転送され
る。この動作の結果次のサイクルでは分周比をn+1に
セットするために第1分周段2に印加される制御パルス
(この制御パルスは周波数ステップF/R=yを形成す
ることにより作られ且つ導線41を伝って転送される)
は導線32上に現われるパルス系列の最終パルスとして
登場する。この時このパルス系列は考えられているサイ
クル中にu+1個のパルスを含むものである。この場合
注意すべきことは第1カウン夕16の計数位置の最少数
は必然的に第1図の場合よりも1大きく、従って例えば
9ではなく10としなければならぬことである。周波数
ステップF/Qを作った時と同様に周波数ステップF/
Rを作る場合も導線41上のパルス系列の繰り返し周波
数R/Fのため第1同期素子19の出力側に(第3の)
スプリアス変調△F″が生ずる。ループフィル夕6はこ
のスプリアス信号△F″も抑圧する必要がある。上述し
た第2図に示す周波数シンセサィザの動作ではこれらの
スプリアス信号△F″と△F′とは互に影響し合わず、
第2図の場合も△F′に対して分筒比n十1を制御する
パルス構成は第1図の場合と同じである。QとRを適当
に選択すると単位周波数ステップ、即ち第2図の周波数
シンセサィザで得られる最小のステップがIFノQ−F
/RI又はこの値の3倍(但し、IF/Q−F/RI<
F/R且つIF/Q−F/RI<F/R)に等しいよう
に周波数ステップF/Q及びF/Rを作れる。殊にfは
数yとzの最大公約数に等しくできる。第2図の周波数
シンセサィザで2歌zの単位周波数ステップを作る好適
な実施例によれば、基準信号の周波数FをIN2とし、
第2分周段3の分周比Mを20と40の間で変え、第1
分周段の分周比は10又は11に調整できるものとし、
第2カゥンタ26と第3カウンタ36とは夫々モジュロ
8カゥン夕(周波数ステップ129Z)及びモジュロ1
0カウンタ(周波数ステップ10m々)とし又はその逆
に前者をモジュロ10カウンタを後者にモジュロ8カウ
ンタとする。
rとwの種々の値に対して位相比較器4の出力信号のラ
インスペクトルを第3a,3b及び3c図に示す。横軸
は周波数を線形に目盛ってあり、縦軸は減衰値を対数目
盛りで目盛ってある。これらはいずれも第2カウンタ2
6をモジュロ10カウンタとし、第3カウン夕36をモ
ジュロ8カウンタとしており、第3a図はr=0でwギ
0の場合のスペクトルを示し、第3b図はr≠0,w=
0の場合のスペクトルを示し、第3c図はr≠0,w≠
0の場合のスペクトルを示す。
インスペクトルを第3a,3b及び3c図に示す。横軸
は周波数を線形に目盛ってあり、縦軸は減衰値を対数目
盛りで目盛ってある。これらはいずれも第2カウンタ2
6をモジュロ10カウンタとし、第3カウン夕36をモ
ジュロ8カウンタとしており、第3a図はr=0でwギ
0の場合のスペクトルを示し、第3b図はr≠0,w=
0の場合のスペクトルを示し、第3c図はr≠0,w≠
0の場合のスペクトルを示す。
第3c図の場合(r≠0でw≠0でありこれが}番普通
のケースである)は200Mzと400Mzの間で2斑
zの任意の倍数に等しい周波数を発生させる際に2個の
スペクトル成分が生じている。即ち一つは100Kzに
他方は129Zに生ずる。これらの信号成分の振幅はr
及びwの夫々の値に大きく依存する。また2歌zには一
つとした信号成分が示されていない。2靴zの信号は1
00Kzと12靴zの2個の信号間の相互変調がある時
のみ生ずる。
のケースである)は200Mzと400Mzの間で2斑
zの任意の倍数に等しい周波数を発生させる際に2個の
スペクトル成分が生じている。即ち一つは100Kzに
他方は129Zに生ずる。これらの信号成分の振幅はr
及びwの夫々の値に大きく依存する。また2歌zには一
つとした信号成分が示されていない。2靴zの信号は1
00Kzと12靴zの2個の信号間の相互変調がある時
のみ生ずる。
これらが生じたとすればそれは位相比較器に非線形性が
あるためである。しかし、この2弧zの信号成分は生じ
たとしても非常に振幅がイ・さく位相比較器に自然に生
ずる雑音に埋もれてしまい、それを検出するにはとりわ
け精密な分析技術を必要としよう。従って、本例ではル
ープフィル夕5は10雌zと1282の信号成分を抑圧
できれば足るものとする。このようなフイルタはいくつ
かのゾーベルフィルタ段と低域フィルタ段とを組合わせ
ることにより簡単に実現できる。この時桝Bでカットオ
フ周波数Fcfは6雌zのオーダ−になる。本例によれ
ば基本レート1磯ビット/secの変調を無歪で行なえ
る。この変調の場合電圧制御発振器1の出力端子に発生
した搬送周波数の周りの周波数の振れ△F′′′は次式
で与えられる△F′′′=N△F4 こ)で△F4は基準周波数に導入された変調の周波数ス
イングである。
あるためである。しかし、この2弧zの信号成分は生じ
たとしても非常に振幅がイ・さく位相比較器に自然に生
ずる雑音に埋もれてしまい、それを検出するにはとりわ
け精密な分析技術を必要としよう。従って、本例ではル
ープフィル夕5は10雌zと1282の信号成分を抑圧
できれば足るものとする。このようなフイルタはいくつ
かのゾーベルフィルタ段と低域フィルタ段とを組合わせ
ることにより簡単に実現できる。この時桝Bでカットオ
フ周波数Fcfは6雌zのオーダ−になる。本例によれ
ば基本レート1磯ビット/secの変調を無歪で行なえ
る。この変調の場合電圧制御発振器1の出力端子に発生
した搬送周波数の周りの周波数の振れ△F′′′は次式
で与えられる△F′′′=N△F4 こ)で△F4は基準周波数に導入された変調の周波数ス
イングである。
Fの種々の値に対して一定の周波数のスイングすなわち
振れ△F′′′が欲しい場合は第1図の周波数シンセサ
ィザに付加的なディジタルループ(図示せず)を付加す
ればよいことが知られている。
振れ△F′′′が欲しい場合は第1図の周波数シンセサ
ィザに付加的なディジタルループ(図示せず)を付加す
ればよいことが知られている。
このループはNの値に依存して振れ△F4に自動的に作
用を及ぼす。本発明周波数シンセサィザの内部動作を正
しく理解するためには導線25上の分周比制御用パルス
の時間分布を発生したい周波数の値に基づき分析しなけ
ればならない。
用を及ぼす。本発明周波数シンセサィザの内部動作を正
しく理解するためには導線25上の分周比制御用パルス
の時間分布を発生したい周波数の値に基づき分析しなけ
ればならない。
例えば周波数236.74則舷(但しQ=10及びR;
8又はQ:8及びR=10)にはM=23,u=6,w
=4又は3,r=3又は4という結果が得られる。
8又はQ:8及びR=10)にはM=23,u=6,w
=4又は3,r=3又は4という結果が得られる。
注意しなければならぬのはこの同一周波数を得るのにQ
=10及びR=8又はQ:8及びR=10としてM=2
3,u=5,w=9又は7,r=7又は9としてもよい
ことである。第1近似ではこれらの4通りの異なる動作
モード‘こより第3c図のスペクトルにはあまり差異を
生じない。例えば第1に述べた調整について第1分周段
2の分周比を10又は11とする結果を書き下すことが
でき、上述した動作に基づく1サイクル間の種々のとり
うる基本構成は下記のようになる。101111111
111111010〜 10 10による10分周
10 →10101010又は 10111111
1111111110←10 10
→10101010又は 111111111111
111010←10 10 →10
101010又は 1111111111111111
10←10 10 →101010
10即ち一般化して云えば、分周比nで1回分周し、次
に分周比n+1でu回分欄し、更に分周比nでM−u−
1回分周する、又はnで1回、次にn十1でu+1回、
更にnでM−u−2回分周する、又はn十1でu十1回
、次にnでM−u‐1回分周する、又はn+1でu+2
回、次にnでM−u−2回分周する。
=10及びR=8又はQ:8及びR=10としてM=2
3,u=5,w=9又は7,r=7又は9としてもよい
ことである。第1近似ではこれらの4通りの異なる動作
モード‘こより第3c図のスペクトルにはあまり差異を
生じない。例えば第1に述べた調整について第1分周段
2の分周比を10又は11とする結果を書き下すことが
でき、上述した動作に基づく1サイクル間の種々のとり
うる基本構成は下記のようになる。101111111
111111010〜 10 10による10分周
10 →10101010又は 10111111
1111111110←10 10
→10101010又は 111111111111
111010←10 10 →10
101010又は 1111111111111111
10←10 10 →101010
10即ち一般化して云えば、分周比nで1回分周し、次
に分周比n+1でu回分欄し、更に分周比nでM−u−
1回分周する、又はnで1回、次にn十1でu+1回、
更にnでM−u−2回分周する、又はn十1でu十1回
、次にnでM−u‐1回分周する、又はn+1でu+2
回、次にnでM−u−2回分周する。
動作時にはこれらのサイクルは分周比n又はn+1によ
る1個の分周構造ができ(10又は11により)、その
繰り返し周期がEサイクルに百つて延在するようにして
互に続く。
る1個の分周構造ができ(10又は11により)、その
繰り返し周期がEサイクルに百つて延在するようにして
互に続く。
こ)で数Eは単位ステップを2郎zとする好適な実施例
では40に等しくとる。Eサイクルの期間に対応する周
波数はこの場合単位段の周波数に等しく、従って1/4
0Mz=2郎zである。Eサイクルの順次の構成を同一
にすると余分な要素、即ち第2カゥンタと第3カウンタ
36の相互ロッキングが生ずる。即ち明らかに例えばQ
及びRとしてモジュロ8及びモジュロ10とすると動作
時に夫々第2カゥンタ26と第3カゥンタ36の初期計
数位置のを分離している数のパリティ(偶奇性)が4の
雲構成に影響する。この要素はQとRを反転しうろこと
や発生すべき周波数の調整手段が幾通りかあること)並
んで同一周波数を発生させるにも或る数のEサイクルの
構成が考えられることになる。これらは全て前述した4
通りの基本サイクル構造から出発して得られるもので、
位相比較器4の第1入力様子に後続されている導線7に
F/E=2弧zで固有信号を検出することは不可能であ
る。第2図に示す周波数シンセサィザで単位周波数ステ
ップ12.3Mzを作る好適な実施例によれば、基準信
号周波数FをINねとし、第2分周段の分周比Mを20
と40の間で調整し、第1分周段の分周比を10又は1
1に調整し、第2カウンタ26と第3カゥソタ36をモ
ジュロ16カゥンタ(周波数は62.歌zではない)と
モジュロ10カゥンタ(周波数は100Kzではない)
とし、こ)で第2分周段26をモジュロ16カウンタと
し第3カウソタ36をモジュロ10カウンタとし、又は
逆に第2カウンタ26をモジュロ10カウンタとし第3
カウンタ36をモジュロ16カゥンタとする。
では40に等しくとる。Eサイクルの期間に対応する周
波数はこの場合単位段の周波数に等しく、従って1/4
0Mz=2郎zである。Eサイクルの順次の構成を同一
にすると余分な要素、即ち第2カゥンタと第3カウンタ
36の相互ロッキングが生ずる。即ち明らかに例えばQ
及びRとしてモジュロ8及びモジュロ10とすると動作
時に夫々第2カゥンタ26と第3カゥンタ36の初期計
数位置のを分離している数のパリティ(偶奇性)が4の
雲構成に影響する。この要素はQとRを反転しうろこと
や発生すべき周波数の調整手段が幾通りかあること)並
んで同一周波数を発生させるにも或る数のEサイクルの
構成が考えられることになる。これらは全て前述した4
通りの基本サイクル構造から出発して得られるもので、
位相比較器4の第1入力様子に後続されている導線7に
F/E=2弧zで固有信号を検出することは不可能であ
る。第2図に示す周波数シンセサィザで単位周波数ステ
ップ12.3Mzを作る好適な実施例によれば、基準信
号周波数FをINねとし、第2分周段の分周比Mを20
と40の間で調整し、第1分周段の分周比を10又は1
1に調整し、第2カウンタ26と第3カゥソタ36をモ
ジュロ16カゥンタ(周波数は62.歌zではない)と
モジュロ10カゥンタ(周波数は100Kzではない)
とし、こ)で第2分周段26をモジュロ16カウンタと
し第3カウソタ36をモジュロ10カウンタとし、又は
逆に第2カウンタ26をモジュロ10カウンタとし第3
カウンタ36をモジュロ16カゥンタとする。
導線25上に現われる分周比を11にする制御パルスの
分布の点では前述したところと類似しているが、こ)で
注意すべきことは動作中位相比較器4の出力信号中に存
在するスプリァス妨害成分は周波数62.靴zと100
Kzとこれらの倍数の周波数のスプリアス成分に限られ
ていることである。本例では位相比較器内で100Kz
のスプリァス成分と62.歌zのスプリァス成分との間
に相互変調があるとこれに応じて12.靴zの成分がで
きるが(EはQとRの最小公倍数、例えば80に等しい
)、これらの振幅は無視できる程小さい。このような単
位周波数ステップが12.弧zの周波数シンセサィザで
はフィル夕5により減衰させるべき最も周波数の低いス
プリアス信号は62.郎zのそれである。これにより基
本周波数が1巡ビット/Sec(これはクロック信号発
生器の周波数である)のオーダーの基準周波数を無歪で
変調することができる。これは従来技術に優る付加的利
点である。蓋し、主ループのカットオフ周波数Fcbが
高くなる結果この主ループの応答が高速になるからであ
る。注意すべきことは本発明によればQとRのベアに値
16と20を当てるとこの実施例は前述したものよりも
劣ることである。加算器18と同期素子19及び20の
動作は第4図の時間線図を使って説明できる。
分布の点では前述したところと類似しているが、こ)で
注意すべきことは動作中位相比較器4の出力信号中に存
在するスプリァス妨害成分は周波数62.靴zと100
Kzとこれらの倍数の周波数のスプリアス成分に限られ
ていることである。本例では位相比較器内で100Kz
のスプリァス成分と62.歌zのスプリァス成分との間
に相互変調があるとこれに応じて12.靴zの成分がで
きるが(EはQとRの最小公倍数、例えば80に等しい
)、これらの振幅は無視できる程小さい。このような単
位周波数ステップが12.弧zの周波数シンセサィザで
はフィル夕5により減衰させるべき最も周波数の低いス
プリアス信号は62.郎zのそれである。これにより基
本周波数が1巡ビット/Sec(これはクロック信号発
生器の周波数である)のオーダーの基準周波数を無歪で
変調することができる。これは従来技術に優る付加的利
点である。蓋し、主ループのカットオフ周波数Fcbが
高くなる結果この主ループの応答が高速になるからであ
る。注意すべきことは本発明によればQとRのベアに値
16と20を当てるとこの実施例は前述したものよりも
劣ることである。加算器18と同期素子19及び20の
動作は第4図の時間線図を使って説明できる。
導線31,32及び33上のクロツクパルス信号として
使われている信号間の同期関係(これらの同期は導線2
4及び30上のパルス信号により得られる)も同様であ
る。第4a図は導線22,24及び33上の信号を表わ
したものであり、この信号は分周比がn又はn+1の第
1分周段の出力信号である。
使われている信号間の同期関係(これらの同期は導線2
4及び30上のパルス信号により得られる)も同様であ
る。第4a図は導線22,24及び33上の信号を表わ
したものであり、この信号は分周比がn又はn+1の第
1分周段の出力信号である。
この第4a図には持続時間が1/Fの3個のサイクルが
示されており、各サイクルは番号Mを有する前段のサイ
クルの最終パルスの後に最初の7個のパルスだけが示さ
れている。第4a図で点線部は各サイクルの図示されて
いないM−8個のパルスを象徴的に示したものである。
第4図のb,c,d,e,f及びgに示した点線部は第
4a図の点線に対応するものであり、信号が同一レベル
を保っている聞く第4e図の第1サイクルを除いて主と
して低レベル)同一持続時間を象徴的に表わしている。
第4b図は導線7上の信号を示すもので、この信号は伝
播時間のためも卓や第4a図に示す位相と同一ではない
。第4c図は第2同期素子20の出力信号を示すもので
、この信号は第2カウンタ26と第3カゥンタ36で計
数を行なうためと加算器18(導線30)を制御するた
めに分周段3と第1カウンター6をゼロにリセットする
ために使用される。導線33(4a)上の信号による制
御の第2同期装置20の入力信号は矩形波電圧の形態で
同期される。その持続時間は第4a図のパルスの周期に
等しい。第4d図は導線32上の信号でこれはuが例え
ば3に等しい場合のパルス系列の形態をしている。第4
d図の第1と第2のパルス系列合終わりの点線で示した
パルスはrが少なくとも2に等しいことを意味する。第
4d図に示すパルスとこれらのパルス系列と同一持続時
間を有する矩形波電圧とは第4a図のパルスと同一位相
ではない。第4e図はw=1の場合持続時間1〃秒(1
サイクル)の矩形波電圧の形態をした導線31上の信号
を表わす。この信号は第4a図のパルスと同一位相では
ない。第4f図は第1同期素子19で発生し、第4d図
に示す信号に対応するもので、これは加算器18と第1
同期素子19とを通過した後のものである。導線31上
の制御信号は図上の第1サイクル中に主として高レベル
をとり、これは第4f図のパルスの第2パルス系列の第
1パルスの形態をして現われることに注意されたい。こ
の第1パルスはuをセットするために形成された後のパ
ルスと連続する。加算器18の出力端子にこの第1パル
スが存在することは加算器18の入力端子に導線30と
31の2個の高電圧信号(第4c図及び第4e図)が前
のクロックパルス期間の開始時点(第4a図、第2サイ
クルの第1パルス)に同時に存在することにより惹起さ
れるのである。上記動作を可能にするためには第4c図
の各パルスとのけzのステップで発生させられる第4f
図の各系列の第1パルスとの間にクロツク期間の差を持
たせる必要があることに注意されたい。第4g図は第4
f図に示す信号に等価な導線35上の信号を示す。各パ
ルス系列は持続時間の等しい矩形波電圧に変換する。実
際は加算器18と第1同期素子19とを2対のDフリッ
プフロップ(図示せず)で構成し、こ)に夫々導線31
と導線32とを経て制御信号を入力すると好適である。
これらの2対のDフリップフロップの出力端子は加算装
置に接続し、その出力端子を導線25に接続する。同機
に第2の同期素子もDフリップフロップで構成すると好
適である。第4f図及び4g図から判るように周波数ス
テップw(点線で示す)を調整するために形成されたパ
ルスを正確に1サイクルの期間に等しい期間又は1サイ
クルの倍数に等しい期間だけシフトされる。周波数ステ
ップrを調整するためのパルスも正確に1サイクルの期
間に等しい期間又は1サイクルの倍数に等しい期間だけ
シフトさせる。斯くしてRとQにより規定される周期性
を考慮に入れると分周比をn+1にセットする制御パル
スが夫々調整された二進値r及びwに応答して生ずる時
この制御パルスが調整された二進値u‘こ応答して生起
する分周比をn+1にセットするのを制御するための制
御パルスの生起と完全に又は部分的に一致する危険がな
くなる。第4図につき説明した好適な実施例では、この
結果位相比較器の出力端子に現われる周波数F/Eのス
ブリアス成分の振幅が相当に小さく、従ってフィル夕が
不要になるという大きな利点が得られる。これにより制
御ループの応答速度が短くなるだけでなく、200乃至
400Nb間に位置する任意の搬送周波数、例えば2斑
z間隔の相互チャネル周波数を有する8000個のチャ
ネル周波数の一つで周波数シンセサィザを例えば1磯ビ
ット/秒の高い基本周波数で変調できるようになる。こ
れ迄第1分周段の受け取ったパルスの数を除算する分周
比n又はn十1が10又は11の場合だけを扱ってきた
が、Fの値を変えることによりこれ以外のnの値を選択
することも可能である。
示されており、各サイクルは番号Mを有する前段のサイ
クルの最終パルスの後に最初の7個のパルスだけが示さ
れている。第4a図で点線部は各サイクルの図示されて
いないM−8個のパルスを象徴的に示したものである。
第4図のb,c,d,e,f及びgに示した点線部は第
4a図の点線に対応するものであり、信号が同一レベル
を保っている聞く第4e図の第1サイクルを除いて主と
して低レベル)同一持続時間を象徴的に表わしている。
第4b図は導線7上の信号を示すもので、この信号は伝
播時間のためも卓や第4a図に示す位相と同一ではない
。第4c図は第2同期素子20の出力信号を示すもので
、この信号は第2カウンタ26と第3カゥンタ36で計
数を行なうためと加算器18(導線30)を制御するた
めに分周段3と第1カウンター6をゼロにリセットする
ために使用される。導線33(4a)上の信号による制
御の第2同期装置20の入力信号は矩形波電圧の形態で
同期される。その持続時間は第4a図のパルスの周期に
等しい。第4d図は導線32上の信号でこれはuが例え
ば3に等しい場合のパルス系列の形態をしている。第4
d図の第1と第2のパルス系列合終わりの点線で示した
パルスはrが少なくとも2に等しいことを意味する。第
4d図に示すパルスとこれらのパルス系列と同一持続時
間を有する矩形波電圧とは第4a図のパルスと同一位相
ではない。第4e図はw=1の場合持続時間1〃秒(1
サイクル)の矩形波電圧の形態をした導線31上の信号
を表わす。この信号は第4a図のパルスと同一位相では
ない。第4f図は第1同期素子19で発生し、第4d図
に示す信号に対応するもので、これは加算器18と第1
同期素子19とを通過した後のものである。導線31上
の制御信号は図上の第1サイクル中に主として高レベル
をとり、これは第4f図のパルスの第2パルス系列の第
1パルスの形態をして現われることに注意されたい。こ
の第1パルスはuをセットするために形成された後のパ
ルスと連続する。加算器18の出力端子にこの第1パル
スが存在することは加算器18の入力端子に導線30と
31の2個の高電圧信号(第4c図及び第4e図)が前
のクロックパルス期間の開始時点(第4a図、第2サイ
クルの第1パルス)に同時に存在することにより惹起さ
れるのである。上記動作を可能にするためには第4c図
の各パルスとのけzのステップで発生させられる第4f
図の各系列の第1パルスとの間にクロツク期間の差を持
たせる必要があることに注意されたい。第4g図は第4
f図に示す信号に等価な導線35上の信号を示す。各パ
ルス系列は持続時間の等しい矩形波電圧に変換する。実
際は加算器18と第1同期素子19とを2対のDフリッ
プフロップ(図示せず)で構成し、こ)に夫々導線31
と導線32とを経て制御信号を入力すると好適である。
これらの2対のDフリップフロップの出力端子は加算装
置に接続し、その出力端子を導線25に接続する。同機
に第2の同期素子もDフリップフロップで構成すると好
適である。第4f図及び4g図から判るように周波数ス
テップw(点線で示す)を調整するために形成されたパ
ルスを正確に1サイクルの期間に等しい期間又は1サイ
クルの倍数に等しい期間だけシフトされる。周波数ステ
ップrを調整するためのパルスも正確に1サイクルの期
間に等しい期間又は1サイクルの倍数に等しい期間だけ
シフトさせる。斯くしてRとQにより規定される周期性
を考慮に入れると分周比をn+1にセットする制御パル
スが夫々調整された二進値r及びwに応答して生ずる時
この制御パルスが調整された二進値u‘こ応答して生起
する分周比をn+1にセットするのを制御するための制
御パルスの生起と完全に又は部分的に一致する危険がな
くなる。第4図につき説明した好適な実施例では、この
結果位相比較器の出力端子に現われる周波数F/Eのス
ブリアス成分の振幅が相当に小さく、従ってフィル夕が
不要になるという大きな利点が得られる。これにより制
御ループの応答速度が短くなるだけでなく、200乃至
400Nb間に位置する任意の搬送周波数、例えば2斑
z間隔の相互チャネル周波数を有する8000個のチャ
ネル周波数の一つで周波数シンセサィザを例えば1磯ビ
ット/秒の高い基本周波数で変調できるようになる。こ
れ迄第1分周段の受け取ったパルスの数を除算する分周
比n又はn十1が10又は11の場合だけを扱ってきた
が、Fの値を変えることによりこれ以外のnの値を選択
することも可能である。
周波数シンセサィザの残りの部分は大部分変らない。同
一の結果はnの値を例えば2分の1に選定すると同時に
基準周波数を餌にしても本発明の上記実施例の発振器の
出力端子に得られる。例えば、小ステップ(u,r及び
w)の周波数シンセサィザの点では上記記載から離脱せ
ず、第2カゥンタ26と第3カウンタ36の計数入力端
子の直前で図示はしないや分周比2による分周を行ない
、第1カウンタ16をゼロにリセツトすることによりn
=10,F=IMに代えて第2図の回路で第1分周段の
分周比を例えばn二5(即ち第1分周段の分周比を5又
は6に切替える)とし、FをF=狐心とすることができ
る。本発明の好適な実施例によれば必要とあらばNの値
を変え、その後で前記式‘1字によりFcbの値を逆方
向に切替えることができる。以上において発生させたい
周波数の設定は6,29,40,42の双技スイッチ又
はこれらろ双技スイッチの手前に置かれ、既知の方法で
十進数によるセツテイングを上記双役スイッチのために
対応する二進数セッティングに変換する十位置スイッチ
を手動操作して行なう。この場合発生させたい周波数が
異なる毎に異なるセッティングを行なうことができる。
本発明周波数シンセサィザの好適な実施例(単位ステッ
プは2弧zの他に2.弧zのものもある)はしかし第5
図に示すようなコード変換素子を具える。第5図の回路
要素で第2図のそれと構造の機能が対応するものには同
一符号を示してある。
一の結果はnの値を例えば2分の1に選定すると同時に
基準周波数を餌にしても本発明の上記実施例の発振器の
出力端子に得られる。例えば、小ステップ(u,r及び
w)の周波数シンセサィザの点では上記記載から離脱せ
ず、第2カゥンタ26と第3カウンタ36の計数入力端
子の直前で図示はしないや分周比2による分周を行ない
、第1カウンタ16をゼロにリセツトすることによりn
=10,F=IMに代えて第2図の回路で第1分周段の
分周比を例えばn二5(即ち第1分周段の分周比を5又
は6に切替える)とし、FをF=狐心とすることができ
る。本発明の好適な実施例によれば必要とあらばNの値
を変え、その後で前記式‘1字によりFcbの値を逆方
向に切替えることができる。以上において発生させたい
周波数の設定は6,29,40,42の双技スイッチ又
はこれらろ双技スイッチの手前に置かれ、既知の方法で
十進数によるセツテイングを上記双役スイッチのために
対応する二進数セッティングに変換する十位置スイッチ
を手動操作して行なう。この場合発生させたい周波数が
異なる毎に異なるセッティングを行なうことができる。
本発明周波数シンセサィザの好適な実施例(単位ステッ
プは2弧zの他に2.弧zのものもある)はしかし第5
図に示すようなコード変換素子を具える。第5図の回路
要素で第2図のそれと構造の機能が対応するものには同
一符号を示してある。
但し簡単のために第1及び2図に示すループと同一の周
波数サーチループは第5図には示していない。これらの
同一の回路要素の他に第5図に示す周波数シンセサィザ
には2個のコード変換素子45及び46を具える。コー
ド変換素子45の出力端子は一つを除いて全てスイッチ
29,40及び42に接続し、一つの出力端子47をコ
ード変換素子46に接続する。コード変換素子46の入
力端子48,49,50により発生させたい周波数を十
進数で表わした数の夫々他の桁、首位の桁及び282又
は12.弦Zの単位ステップ数をセットすることができ
、このようにして予じめ得られた各十進数値を計算の後
で又は自動的に二進値に変換する。これは全てスイッチ
48,49及び50の夫々手前に設けられる3個のコー
ダ装置(図示せず)から既知の態様で得る。同機にコー
ド変換素子46に接続し、こ)に導線47′上の信号に
加えてスイッチ51の信号を入力する。スイッチ51の
信号は十進法で表わした発生させてし、周波数を表わす
数の左側から最初の2桁の二進値により決まる十Mzの
数を二進値で表わしたものである。スイッチ51も図示
しないが2個のコーダ装置の出力端子で代えることもで
きる。本発明によれば2球Zの単位ステップには2個の
スイッチ50で足り、12.虫セの単位ステップには(
Qbloと仮定して)4個のスイッチを要することに注
意されたい。コード変換素子45と46は電圧制御発振
器1 の能力内で100Mz,10Mz,IMz,lo
o位,2弧z及び12.郎zのステップでの任意の周波
数セッティングを夫々同一周波数値を表わす100Nセ
,10Mz,IMz,100Kz,12弧z及び62.
球zのステップに変換する。2歌zの単位ステップの場
合はコード変換素子45により実現された論理プロセス
動作を下記のようにすると好適である。
波数サーチループは第5図には示していない。これらの
同一の回路要素の他に第5図に示す周波数シンセサィザ
には2個のコード変換素子45及び46を具える。コー
ド変換素子45の出力端子は一つを除いて全てスイッチ
29,40及び42に接続し、一つの出力端子47をコ
ード変換素子46に接続する。コード変換素子46の入
力端子48,49,50により発生させたい周波数を十
進数で表わした数の夫々他の桁、首位の桁及び282又
は12.弦Zの単位ステップ数をセットすることができ
、このようにして予じめ得られた各十進数値を計算の後
で又は自動的に二進値に変換する。これは全てスイッチ
48,49及び50の夫々手前に設けられる3個のコー
ダ装置(図示せず)から既知の態様で得る。同機にコー
ド変換素子46に接続し、こ)に導線47′上の信号に
加えてスイッチ51の信号を入力する。スイッチ51の
信号は十進法で表わした発生させてし、周波数を表わす
数の左側から最初の2桁の二進値により決まる十Mzの
数を二進値で表わしたものである。スイッチ51も図示
しないが2個のコーダ装置の出力端子で代えることもで
きる。本発明によれば2球Zの単位ステップには2個の
スイッチ50で足り、12.虫セの単位ステップには(
Qbloと仮定して)4個のスイッチを要することに注
意されたい。コード変換素子45と46は電圧制御発振
器1 の能力内で100Mz,10Mz,IMz,lo
o位,2弧z及び12.郎zのステップでの任意の周波
数セッティングを夫々同一周波数値を表わす100Nセ
,10Mz,IMz,100Kz,12弧z及び62.
球zのステップに変換する。2歌zの単位ステップの場
合はコード変換素子45により実現された論理プロセス
動作を下記のようにすると好適である。
2靴zのd単位ステップと100位のe単位ステップと
の設定のために12虫Yのステップを調整し、100K
Hzのe−dステップを調整のe−dが負の値となる場
合は所要の設定を10位Zの10十e−dステップとし
、IMzステップを1つ少なくする。
の設定のために12虫Yのステップを調整し、100K
Hzのe−dステップを調整のe−dが負の値となる場
合は所要の設定を10位Zの10十e−dステップとし
、IMzステップを1つ少なくする。
これは既知の余り処理動作である。発生させたい周波数
に依存して例えば論理値しベルの形態をしたこの余りの
数をコード変換素子45から導線47′を通してコード
変換素子46に転送し、このコード変換素子46の百M
zの桁を設定する。これらの簡単な論理機能を実現する
ためにコード変換素子45及び46を例えば議取り専用
メモリ及び/又は二進加算装置とする。例えば31.7
79Mz(Q=10,R=8)の周波数を発生させる必
要があると仮定する。
に依存して例えば論理値しベルの形態をしたこの余りの
数をコード変換素子45から導線47′を通してコード
変換素子46に転送し、このコード変換素子46の百M
zの桁を設定する。これらの簡単な論理機能を実現する
ためにコード変換素子45及び46を例えば議取り専用
メモリ及び/又は二進加算装置とする。例えば31.7
79Mz(Q=10,R=8)の周波数を発生させる必
要があると仮定する。
導線50,49,48,51により夫々3,7,1及び
32という数字がセットする。コード変換素子45及び
46によるコード変換の後スイッチ40,29,42及
び6により変換された数字は夫々3,4,1及び32に
なる。同様に周波数300.079Mzに対しては3,
0,0,30という入力設定が出力3,7,9,29の
設定に対応する。単位ステップ12.83の本発明周波
数シンセサィザの実施例ではコード変換素子45により
実現される論理信号動作を例えば下記のようにする。Q
=10,R=16とし、50にセットされた12.弦z
の単位ステップに対してe(10十e)の数を夫々3だ
け下げたものを40(5×62.5=312.5)で2
9と5にセットするものと仮定する。2 ×12.5
kHzの場合 e −1と2 の調整 ( 2× 6
2.5=12 5 )3 × 12‐5 kHZ
e −4と7 く7 × 6
2.514 3 7.5 )4 × 1 2‐5 kH
Z e − 2と 4 く
4 × 6 2.5 = 2 5 0 )5 ×1 2
.5 kHZ 1 e と1 ″
くIX 6 2‐5〒 6 2.5 )6 ×
1 2‐5 kHZ e − 3と 6
く 6 × 6 2‐5−− 3 7
5 )7 × 1 2.5 kHZ e
−1と 3 く 3 × 6 2‐5 二
1 8 7− 5 )○ X 1 2‐5 kHZ
〃 e と○ 〃 ( O X
6 2‐5コ ○ )このコード変換については
高い十位に対する桁およびそれに伴なうセッティングの
変更は前記ケースにつき記載したように移される。
32という数字がセットする。コード変換素子45及び
46によるコード変換の後スイッチ40,29,42及
び6により変換された数字は夫々3,4,1及び32に
なる。同様に周波数300.079Mzに対しては3,
0,0,30という入力設定が出力3,7,9,29の
設定に対応する。単位ステップ12.83の本発明周波
数シンセサィザの実施例ではコード変換素子45により
実現される論理信号動作を例えば下記のようにする。Q
=10,R=16とし、50にセットされた12.弦z
の単位ステップに対してe(10十e)の数を夫々3だ
け下げたものを40(5×62.5=312.5)で2
9と5にセットするものと仮定する。2 ×12.5
kHzの場合 e −1と2 の調整 ( 2× 6
2.5=12 5 )3 × 12‐5 kHZ
e −4と7 く7 × 6
2.514 3 7.5 )4 × 1 2‐5 kH
Z e − 2と 4 く
4 × 6 2.5 = 2 5 0 )5 ×1 2
.5 kHZ 1 e と1 ″
くIX 6 2‐5〒 6 2.5 )6 ×
1 2‐5 kHZ e − 3と 6
く 6 × 6 2‐5−− 3 7
5 )7 × 1 2.5 kHZ e
−1と 3 く 3 × 6 2‐5 二
1 8 7− 5 )○ X 1 2‐5 kHZ
〃 e と○ 〃 ( O X
6 2‐5コ ○ )このコード変換については
高い十位に対する桁およびそれに伴なうセッティングの
変更は前記ケースにつき記載したように移される。
前記コード変換は一方はQ=8,R:10他方はQ!1
6,R=10の状況の場合に直接暦換えることができる
。
6,R=10の状況の場合に直接暦換えることができる
。
本発明は決して十進法を使用する場合に限定されるもの
ではない。
ではない。
即ちこれ以外の数系に基づいて本発明を使用することも
できる。上述した本発明の実施例全てにつひ最大許容変
調周期はフェーズロックドループに含まれている低域フ
ィルタFcfのカットオフ周波数の値により限定される
ことはなく、フィルタFcbがない場合のループの自然
応答の値によってだけ限定される。
できる。上述した本発明の実施例全てにつひ最大許容変
調周期はフェーズロックドループに含まれている低域フ
ィルタFcfのカットオフ周波数の値により限定される
ことはなく、フィルタFcbがない場合のループの自然
応答の値によってだけ限定される。
カットオフ周波数Fcfを高くとれるか否かによりルー
プのパラメータの値に働らきかけることにより(前記t
l}式参照)且つ殊にGの値を高くとることにより周波
数Fcbを高めることができる。上述したようにこのよ
うなFcbの増大はFcbがあまりカットオフ周波数に
近づいてはいけないという事実とFcbはFdにより低
くなければならないという事実(これにより主ループの
安定条件が満足される)とにより限定される。本発明の
もう一つの実施例(図示せず)は分周比をnとn+1と
の間で調整する分周器の制御と分周器3のセツティング
とを同時に行なうことにより小数分周原理を使用するも
のである。
プのパラメータの値に働らきかけることにより(前記t
l}式参照)且つ殊にGの値を高くとることにより周波
数Fcbを高めることができる。上述したようにこのよ
うなFcbの増大はFcbがあまりカットオフ周波数に
近づいてはいけないという事実とFcbはFdにより低
くなければならないという事実(これにより主ループの
安定条件が満足される)とにより限定される。本発明の
もう一つの実施例(図示せず)は分周比をnとn+1と
の間で調整する分周器の制御と分周器3のセツティング
とを同時に行なうことにより小数分周原理を使用するも
のである。
この場合は周波数ステップf(INセ)を形成する第1
ディジタルループを第2図の周波数シンセサィザから除
外し、導線41を直接導線32に接続する。他方導線6
と分周器3との間に、導線7と分周器3との間との間に
カスケード接続されるディジタルループの一部を形成し
、モジュロ10カウンタと、比較器とを具える調整加算
装置を設ける。そこで所望数uがセットされ、その値u
が加算装置で導線6からの値と加算され、分周器3での
、分周比M+1によるu回の順次の分周と、それに続く
10−u回の分周とを行なう接続時間10/F(10サ
イクル)の順次の分筒系列を制御する。
ディジタルループを第2図の周波数シンセサィザから除
外し、導線41を直接導線32に接続する。他方導線6
と分周器3との間に、導線7と分周器3との間との間に
カスケード接続されるディジタルループの一部を形成し
、モジュロ10カウンタと、比較器とを具える調整加算
装置を設ける。そこで所望数uがセットされ、その値u
が加算装置で導線6からの値と加算され、分周器3での
、分周比M+1によるu回の順次の分周と、それに続く
10−u回の分周とを行なう接続時間10/F(10サ
イクル)の順次の分筒系列を制御する。
第1図は十進分周原理の従来技術に基づき動作する周波
数シンセサイザのブロック図、第2図は本発明周波数シ
ンセサィザの可能な実施例のブロック図、第3a,3b
及び3c図は周波数スペクトルの説明図、第4図はn又
はn+1に調整する第1分周段の分周比をn+1に調整
する制御のためのパルス分布を説明するための時間線図
、第5図は本発明の周波数シンセサィザの好適な実施例
の簡略化されたブロック図である。 1・・・電圧制御発振器、2・・・第1分周段、3・・
・第2分周段、4・・・位相比較器、5・・・ループフ
ィル夕(低域フィル夕)、6・・・双投スイッチ、9・
・・水晶発振器、10・・・分周器、11・・・周波数
弁別器、12・・・カゥンタ、13・・・D−A変換器
、16・・・第1カウンタ、17・・・第1比較器、1
8・・・加算器、19・・・第1同期素子、20・・・
第2同期素子、23・・・双役スイッチ、26…第2カ
ウンタ、27…第2比較器、36・・・第3カウン夕、
37・・・第3比較器、46,50・・・コード変換素
子。 Fig.I Fig.2 Fig.3a Fig.3b Fi9.$ Fig.4 F;9.5
数シンセサイザのブロック図、第2図は本発明周波数シ
ンセサィザの可能な実施例のブロック図、第3a,3b
及び3c図は周波数スペクトルの説明図、第4図はn又
はn+1に調整する第1分周段の分周比をn+1に調整
する制御のためのパルス分布を説明するための時間線図
、第5図は本発明の周波数シンセサィザの好適な実施例
の簡略化されたブロック図である。 1・・・電圧制御発振器、2・・・第1分周段、3・・
・第2分周段、4・・・位相比較器、5・・・ループフ
ィル夕(低域フィル夕)、6・・・双投スイッチ、9・
・・水晶発振器、10・・・分周器、11・・・周波数
弁別器、12・・・カゥンタ、13・・・D−A変換器
、16・・・第1カウンタ、17・・・第1比較器、1
8・・・加算器、19・・・第1同期素子、20・・・
第2同期素子、23・・・双役スイッチ、26…第2カ
ウンタ、27…第2比較器、36・・・第3カウン夕、
37・・・第3比較器、46,50・・・コード変換素
子。 Fig.I Fig.2 Fig.3a Fig.3b Fi9.$ Fig.4 F;9.5
Claims (1)
- 【特許請求の範囲】 1 少く共電圧制御発振器(VCO)と、nまたはn+
1の調整可能な分周比を有する第1の分周器と(ただし
nは整数)、プログラム可能な整数分周比Mを有する第
2の分周器と、位相比較器と、低域通過フイルタとをこ
の順序で接続し、前記第2分周器の出力信号と周波数F
の基準信号とを前記位相比較器に供給して、前記低域通
過フイルタを介して前記電圧制御発振器に制御電圧とし
て供給される出力信号を発生させるようにしたフエイズ
ロツクループを設け、さらに前記第2分周器の入力パル
スを計数し、この第2分周器の出力パルスの各々によっ
て初期計数位置にリセツトされる第1パルスカウンタと
、該第1パルスカウンタの計数位置および第1の調整装
置によって調整できるデジタル数値uとを受けて、前記
第1分周器を、周波数ステツプの大きさが基準周波数F
に等しくなるように制御する制御信号を発生する第1の
比較装置とを具える第1のデジタルループと、前記第2
分周器の出力パルスを計数する第2のパルスカウンタと
、該第2パルスカウンタの計数位置および第2の調整装
置によって調整できるデジタル数値を受け、前記第1分
周器を、周波数ステツプの大きさがzに等しくなるよう
に制御する制御信号を発生する第2の比較装置とを具え
る第2のデジタルループとを設け、小数分周を行なうた
めにzをFより小さくすると共にFをzの倍数とした周
波数シンセサイザにおいて、yをFより小さい値とする
と共にFをyの倍数とするとき、大きさがyに等しい周
波数ステツプを発生する第3のデジタルループを設け、
この第3のデジタルループには、前記第2分周器の出力
パルスを計数する第3のパルスカウンタ(モジユロ−F
/Y)と、該第3パルスカウンタの計数位置aおよび第
3の調整装置によって調整できるデジタル数値rを比較
して、計数位置aが数値rより小さいかまたは等しくな
る度に前記第1調整装置の数値uを1単位だけ増大させ
る出力信号を発生する第3の比較装置とを設けたことを
特徴とする周波数シンセサイザ。 2 前記第1比較装置の出力端子および前記第2比較装
置の出力端子を第1の同期素子を介して前記第1分周器
の制御入力端子に結合し、前記第2分周器の出力端子を
第2の同期素子を介して前記第2パルスカウンタの入力
端子および前記第3パルスカウンタの入力端子に結合し
、前記第1および第2の同期素子を前記第1分周器の出
力パルスにより制御するようにし、値zを有する周波数
ステツプが発生する間に生ずる分周比をn+1に調整す
る制御パルスおよび周波数ステツプがyのときに分周比
をn+1に調整する制御パルスが一定の時間関係で現わ
れるようにし、さらに順次の2つのパルス間の時間隔を
1/Fまたは倍数に等しくしたことを特徴とする特許請
求の範囲1記載の周波数シンセサイザ。 3 Fを1MHzとし、yを100Kz(それぞれ12
5Kz)とし、zを125Kz(それぞれ100Kz)
としたことを特徴とする特許請求の範囲1記載の周波数
シンセサイザ。 4 100Mz、10Mz、1Mz、100Mzおよび
25Kzのステツプ調整から100Mz、10Mz、1
Mz、100Kzおよび125Kzのステツプ調整に自
動的に切換えるコード変換素子を設けたことを特徴とす
る特許請求の範囲1記載の周波数シンセサイザ。 5 基準周波数を周波数変調し、この変調の速さを、こ
の変調を歪ませることなく、前記電圧制御発振器の出力
周波数である出力周波数において16Kビツト/秒より
も速くしたことを特徴とする特許請求の範囲3または4
記載の周波数シンセサイザ。 6 Fを1Mzとし、yを100Kz(それぞれ62.
5Kz)とし、zを62.5Kz(それぞれ100Kz
)としたことを特徴とする特許請求の範囲1記載の周波
数シンセサイザ。 7 100Mz、10Mz、1Mz、100Mzおよび
12.5Kzのステツプ調整から100Mz、10Mz
、1Mz、100Kzおよび62.5Kzのステツプ調
整に自動的に切換えるコード変換素子を設けたことを特
徴とする特許請求の範囲6記載の周波数シンセサイザ。 8 基準周波数を周波数変調し、変調を歪ませることな
く電圧制御発振器の出力周波数である出力周波数におい
て変調の速さを16Kビツト/秒に達し得るものとした
ことを特徴とする特許請求の範囲5および/または7記
載の周波数シンセサイザ。9 前記第1分周器をモジユ
ロ−5/6カウンタとし、FをMzに等しくし、分周比
2の分周器を更に設け、これを第2カウンタおよび第1
カウンタの計数入力端子および第1カウンタをゼロにリ
セツトする入力端子の前段に設けたことを特徴とする特
許請求の範囲3〜8のいずれかに記載の周波数シンセサ
イザ。 10 基準周波数に対して行なわれる変調の周波数スイ
ングを自動的に制御して、変調による周波数スイングが
、発生すべき周波数の全範囲に亘って発振器の出力にお
いてほぼ一定となるようにするデジタルループを設ける
ことを特徴とする特許請求の範囲5または8記載の周波
数シンセサイザ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR7814547A FR2426358A1 (fr) | 1978-05-17 | 1978-05-17 | Synthetiseur de frequence a division directe a pas apres virgule |
FR7814547 | 1978-05-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS54150953A JPS54150953A (en) | 1979-11-27 |
JPS605096B2 true JPS605096B2 (ja) | 1985-02-08 |
Family
ID=9208316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP54061413A Expired JPS605096B2 (ja) | 1978-05-17 | 1979-05-17 | 周波数シンセサイザ |
Country Status (6)
Country | Link |
---|---|
US (1) | US4258333A (ja) |
JP (1) | JPS605096B2 (ja) |
DE (1) | DE2919226C2 (ja) |
FR (1) | FR2426358A1 (ja) |
GB (1) | GB2021338B (ja) |
SE (1) | SE432333B (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4321706A (en) * | 1980-07-14 | 1982-03-23 | John Fluke Mfg. Co., Inc. | Frequency modulated phase-locked loop signal source |
FR2514968A1 (fr) * | 1981-10-16 | 1983-04-22 | Trt Telecom Radio Electr | Synthetiseur de frequence a accord rapide |
US4590440A (en) * | 1984-07-06 | 1986-05-20 | American Microsystems, Inc. | Phase locked loop with high and/or low frequency limit detectors for preventing false lock on harmonics |
US4679004A (en) * | 1985-09-03 | 1987-07-07 | Nec Corporation | Frequency synthesizer of a phase-locked type with a sampling circuit |
US4876518A (en) * | 1988-12-02 | 1989-10-24 | Motorola Inc. | Frequency tracking system |
FR2656480B1 (fr) * | 1989-12-22 | 1994-04-15 | Thomson Csf | Synthetiseur hyperfrequence a division fractionnaire. |
FR2748872B1 (fr) * | 1990-08-21 | 1998-11-27 | Thomson Trt Defense | Synthetiseur de frequence a boucle a verrouillage de phase a division fractionnaire multiple |
FR2763196B1 (fr) * | 1997-05-07 | 1999-07-30 | Thomson Csf | Synthetiseur de frequence coherent a boucle de phase et pas fractionnaires |
US7079615B2 (en) * | 2001-11-20 | 2006-07-18 | Hewlett-Packard Development Company, L.P. | Expanded comparator for control of digital delay lines in a delay locked loop or phase locked loop |
DE102010003542A1 (de) * | 2010-03-31 | 2011-10-06 | Robert Bosch Gmbh | Schaltungsanordnung und Verfahren zur Verteilung von Impulsen in einem Zeitintervall |
JP5694428B2 (ja) * | 2013-05-13 | 2015-04-01 | ファナック株式会社 | 固有振動を抑制するモータ制御装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1285444B (de) * | 1963-03-21 | 1968-12-19 | Basf Ag | Verfahren zum gleichzeitigen Faerben und Veredeln von Leder |
US3546617A (en) * | 1968-11-26 | 1970-12-08 | Rca Corp | Digital frequency synthesizer |
GB1304852A (ja) * | 1969-04-18 | 1973-01-31 | ||
DE2061050A1 (de) * | 1969-12-12 | 1971-06-24 | Amalgamated Wireless Australas | Frequenzsynthetisator |
NL164164C (nl) * | 1970-09-24 | 1980-11-17 | Philips Nv | Breedbandige regelbare frequentiegenerator. |
DE2164007C3 (de) * | 1971-12-22 | 1979-09-06 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltung zur digitalen Frequenzeinstellung eines in seiner Frequenz geregelten Oszillators |
BE795045A (nl) * | 1972-02-08 | 1973-08-06 | Philips Nv | Inrichting voor het naar keuze opwekken van een uit een aantal in een brede frequentieband gelegen discrete frequenties |
FR2177553B1 (ja) * | 1972-03-29 | 1976-06-11 | Trt Telecom Radio Electr | |
FR2196549B1 (ja) * | 1972-08-16 | 1978-09-08 | Wandel & Goltermann | |
GB1444860A (en) * | 1974-12-12 | 1976-08-04 | Mullard Ltd | Frequency synthesiser |
US3949305A (en) * | 1975-01-23 | 1976-04-06 | Narco Scientific Industries, Inc. | Digital synthesizer |
US3976945A (en) * | 1975-09-05 | 1976-08-24 | Hewlett-Packard Company | Frequency synthesizer |
GB1560233A (en) * | 1977-02-02 | 1980-01-30 | Marconi Co Ltd | Frequency synthesisers |
-
1978
- 1978-05-17 FR FR7814547A patent/FR2426358A1/fr active Granted
-
1979
- 1979-05-12 DE DE2919226A patent/DE2919226C2/de not_active Expired
- 1979-05-14 GB GB7916637A patent/GB2021338B/en not_active Expired
- 1979-05-14 SE SE7904203A patent/SE432333B/sv not_active IP Right Cessation
- 1979-05-17 JP JP54061413A patent/JPS605096B2/ja not_active Expired
- 1979-06-01 US US06/044,728 patent/US4258333A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
GB2021338A (en) | 1979-11-28 |
FR2426358B1 (ja) | 1980-09-19 |
US4258333A (en) | 1981-03-24 |
GB2021338B (en) | 1982-12-08 |
SE432333B (sv) | 1984-03-26 |
DE2919226C2 (de) | 1983-07-14 |
FR2426358A1 (fr) | 1979-12-14 |
DE2919226A1 (de) | 1979-12-06 |
JPS54150953A (en) | 1979-11-27 |
SE7904203L (sv) | 1979-11-18 |
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