JPH05122068A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH05122068A JPH05122068A JP3306553A JP30655391A JPH05122068A JP H05122068 A JPH05122068 A JP H05122068A JP 3306553 A JP3306553 A JP 3306553A JP 30655391 A JP30655391 A JP 30655391A JP H05122068 A JPH05122068 A JP H05122068A
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- JP
- Japan
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- frequency
- output
- synthesizer
- divider
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- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000003786 synthesis reaction Methods 0.000 claims description 2
- 238000009499 grossing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000013139 quantization Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/185—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using a mixer in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 広い周波数範囲にわたって細かな周波数ステ
ップの周波数信号を得ることができ、しかも位相雑音を
抑圧した周波数シンセサイザを得る。 【構成】 基準発振器１と、チャネル番号により指定さ
れた周波数信号を発生するＤＤＳ（直接ディジタル合成
シンセサイザ）２と、基準発振器１の出力を分周する分
周器３と、分周器３の出力を可変逓倍する部分周波数シ
ンセサイザ４と、ＶＣＯ（電圧制御発振器）８と、ＶＣ
Ｏの出力を分周する分周器９と、分周器９の出力と部分
周波数シンセサイザ４の出力との周波数差を得るミキサ
５と、ＬＰＦ１０と、ＬＰＦ１０の出力とＤＤＳ２の出
力との位相比較を行う位相比較器６と、その出力を平滑
化するループフィルタ７とで構成される。
ップの周波数信号を得ることができ、しかも位相雑音を
抑圧した周波数シンセサイザを得る。 【構成】 基準発振器１と、チャネル番号により指定さ
れた周波数信号を発生するＤＤＳ（直接ディジタル合成
シンセサイザ）２と、基準発振器１の出力を分周する分
周器３と、分周器３の出力を可変逓倍する部分周波数シ
ンセサイザ４と、ＶＣＯ（電圧制御発振器）８と、ＶＣ
Ｏの出力を分周する分周器９と、分周器９の出力と部分
周波数シンセサイザ４の出力との周波数差を得るミキサ
５と、ＬＰＦ１０と、ＬＰＦ１０の出力とＤＤＳ２の出
力との位相比較を行う位相比較器６と、その出力を平滑
化するループフィルタ７とで構成される。
Description
【０００１】
【産業上の利用分野】本発明は通信分野等で用いられる
周波数シンセサイザに関し、特に高ＲＦ周波数帯で使用
する細かい周波数ステップの周波数シンセサイザに関す
る。
周波数シンセサイザに関し、特に高ＲＦ周波数帯で使用
する細かい周波数ステップの周波数シンセサイザに関す
る。
【０００２】
【従来の技術】従来の周波数シンセサイザの一例を図２
に示す。同図において、１は基準発振器であり、この基
準発振器１の出力を分周器１５で分周し、位相比較器６
に入力させる。又、ＶＣＯ（電圧制御発振器）８の出力
をプログラマブル分周器９で分周して位相比較器６に入
力させ、ここで前記分周器１５の出力と位相比較する。
この比較結果はループフィルタ７で平滑化され、前記Ｖ
ＣＯ８に制御電圧として入力される。
に示す。同図において、１は基準発振器であり、この基
準発振器１の出力を分周器１５で分周し、位相比較器６
に入力させる。又、ＶＣＯ（電圧制御発振器）８の出力
をプログラマブル分周器９で分周して位相比較器６に入
力させ、ここで前記分周器１５の出力と位相比較する。
この比較結果はループフィルタ７で平滑化され、前記Ｖ
ＣＯ８に制御電圧として入力される。
【０００３】この周波数シンセサイザでは、今ＶＣＯ８
の出力周波数をｆOとし、プログラマブル分周器９の分
周比をＮ（Ｎは可変数）、基準発振器１の周波数を
ｆR 、分周器２１の分周比をｍとすると、ＰＬＬ（位相
同期ループ）の同期状態においては、 ｆO ／Ｎ＝ｆR ／ｍ＝Δｆ （１） ∴ ｆO ＝Ｎ・Δｆ （２） Ｎを変えることにより、ＶＣＯ８の出力周波数はΔｆ単
位で変わり、Δｆステップの周波数シンセサイザとな
る。この周波数シンセサイザでは、位相比較をΔｆの周
波数単位で行うため、ＰＬＬの等化帯域幅をΔｆよりも
充分狭くしなくてはならない。このため、ＰＬＬの追随
性が悪くなり、ＶＣＯ８の内部雑音に起因する位相雑音
を抑圧することが困難になる。
の出力周波数をｆOとし、プログラマブル分周器９の分
周比をＮ（Ｎは可変数）、基準発振器１の周波数を
ｆR 、分周器２１の分周比をｍとすると、ＰＬＬ（位相
同期ループ）の同期状態においては、 ｆO ／Ｎ＝ｆR ／ｍ＝Δｆ （１） ∴ ｆO ＝Ｎ・Δｆ （２） Ｎを変えることにより、ＶＣＯ８の出力周波数はΔｆ単
位で変わり、Δｆステップの周波数シンセサイザとな
る。この周波数シンセサイザでは、位相比較をΔｆの周
波数単位で行うため、ＰＬＬの等化帯域幅をΔｆよりも
充分狭くしなくてはならない。このため、ＰＬＬの追随
性が悪くなり、ＶＣＯ８の内部雑音に起因する位相雑音
を抑圧することが困難になる。
【０００４】このような点を解消するために、図３に示
す周波数シンセサイザが提案されている。この周波数シ
ンセサイザは、前記した周波数シンセサイザの分周器２
１に代えてＤＤＳ（直接ディジタル合成シンセサイザ）
２を用いたものである。ＤＤＳは図４に示すように、Ｑ
ビット２進加算器１１と、ラッチ１２と、Ｄ／Ａ変換器
１３と、ＬＰＦ（低域ろ波器）１４とで構成される。そ
して、その出力周波数ｆDDS は、次式によって与えられ
る。但し、Ｍ＋ｋは外部から指定されるチャネル番号で
ある。 ｆDDS （Ｍ＋ｋ）＝（Ｍ＋ｋ）・ｆR ／２Q ＝Ｍ・ｆR ／２Q ＋ｋ・ｆR ／２Q （３）
す周波数シンセサイザが提案されている。この周波数シ
ンセサイザは、前記した周波数シンセサイザの分周器２
１に代えてＤＤＳ（直接ディジタル合成シンセサイザ）
２を用いたものである。ＤＤＳは図４に示すように、Ｑ
ビット２進加算器１１と、ラッチ１２と、Ｄ／Ａ変換器
１３と、ＬＰＦ（低域ろ波器）１４とで構成される。そ
して、その出力周波数ｆDDS は、次式によって与えられ
る。但し、Ｍ＋ｋは外部から指定されるチャネル番号で
ある。 ｆDDS （Ｍ＋ｋ）＝（Ｍ＋ｋ）・ｆR ／２Q ＝Ｍ・ｆR ／２Q ＋ｋ・ｆR ／２Q （３）
【０００５】標本定理の要求から、ｆDDS はｆR に比べ
て充分小さいことが必要である。即ち、 （Ｍ＋ｋ）・ｆR ／２Q ≪ｆR （４） ＤＤＳのビット数Ｑを大きくすることにより、いくらで
も細かな周波数ステップの制御が可能となる。このと
き、図３の周波数シンセサイザの出力周波数ｆO は、次
式となる。 ｆO ＝Ｎ・Ｍ・ｆR ／２Q ＋ｋ・Ｎ・ｆR ／２Q （５）
て充分小さいことが必要である。即ち、 （Ｍ＋ｋ）・ｆR ／２Q ≪ｆR （４） ＤＤＳのビット数Ｑを大きくすることにより、いくらで
も細かな周波数ステップの制御が可能となる。このと
き、図３の周波数シンセサイザの出力周波数ｆO は、次
式となる。 ｆO ＝Ｎ・Ｍ・ｆR ／２Q ＋ｋ・Ｎ・ｆR ／２Q （５）
【０００６】
【発明が解決しようとする課題】ここで、ｆR はＤＤＳ
の動作速度から高々１０ＭＨZ に制限される。そのた
め、ＲＦ帯の周波数シンセサイザにおいては、Ｎが大き
な値となってしまう。例えば、Ｍ・ｆR ／２Q が１ＭＨ
Z とすると、１ＧＨZ の周波数を発生するためには、Ｎ
は1000程度になる。図４に示すＤＤＳは、加算器１１自
体は大きな数が容易にとれるＱビットであっても、実際
にＤ／Ａ変換器１３に出力されるのは上位Ｌビット、例
えばＬ＝１２である。このため、Ｄ／Ａ変換器１３にお
いて量子化雑音が発生することを避けることができな
い。
の動作速度から高々１０ＭＨZ に制限される。そのた
め、ＲＦ帯の周波数シンセサイザにおいては、Ｎが大き
な値となってしまう。例えば、Ｍ・ｆR ／２Q が１ＭＨ
Z とすると、１ＧＨZ の周波数を発生するためには、Ｎ
は1000程度になる。図４に示すＤＤＳは、加算器１１自
体は大きな数が容易にとれるＱビットであっても、実際
にＤ／Ａ変換器１３に出力されるのは上位Ｌビット、例
えばＬ＝１２である。このため、Ｄ／Ａ変換器１３にお
いて量子化雑音が発生することを避けることができな
い。
【０００７】この量子化雑音は式（５）から判るよう
に、シンセサイザ出力においてＮ倍されるため、Ｎが大
きくなると、この量子化雑音に起因する位相雑音が増大
することになる。本発明の目的は、広い周波数範囲にわ
たって細かな周波数ステップで周波数信号を得ることが
でき、しかも位相雑音の小さい周波数シンセサイザを提
供することにある。
に、シンセサイザ出力においてＮ倍されるため、Ｎが大
きくなると、この量子化雑音に起因する位相雑音が増大
することになる。本発明の目的は、広い周波数範囲にわ
たって細かな周波数ステップで周波数信号を得ることが
でき、しかも位相雑音の小さい周波数シンセサイザを提
供することにある。
【０００８】
【課題を解決するための手段】本発明の周波数シンセサ
イザは、基準発振器と、この基準発振器の出力をタイミ
ング源としてチャネル番号により指定された周波数信号
を発生するＤＤＳと、基準発振器の出力を分周する分周
器と、指定されたチャネル番号によりこの分周器の出力
周波数単位の可変周波数信号を出力する部分周波数シン
セサイザと、目的とする周波数帯で発振するＶＣＯと、
このＶＣＯの出力を分周する分周器と、この分周器の出
力と部分周波数シンセサイザの出力との周波数差を得る
ミキサと、このミキサの出力から高周波成分を除去する
フィルタと、このフィルタの出力とＤＤＳの出力との位
相比較を行う位相比較器と、この位相比較器の出力を平
滑化してＶＣＯの制御電圧とするループフィルタとを備
える。
イザは、基準発振器と、この基準発振器の出力をタイミ
ング源としてチャネル番号により指定された周波数信号
を発生するＤＤＳと、基準発振器の出力を分周する分周
器と、指定されたチャネル番号によりこの分周器の出力
周波数単位の可変周波数信号を出力する部分周波数シン
セサイザと、目的とする周波数帯で発振するＶＣＯと、
このＶＣＯの出力を分周する分周器と、この分周器の出
力と部分周波数シンセサイザの出力との周波数差を得る
ミキサと、このミキサの出力から高周波成分を除去する
フィルタと、このフィルタの出力とＤＤＳの出力との位
相比較を行う位相比較器と、この位相比較器の出力を平
滑化してＶＣＯの制御電圧とするループフィルタとを備
える。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の周波数シンセサイザのブ
ロック回路図である。同図において、１は基準発振器、
２はＤＤＳ、６は位相比較器、７はループフィルタ、８
はＶＣＯであり、ＤＤＳ２の出力を位相比較器６に入力
させる。又、基準発振器１の出力を一定の分周比（ｎ）
で分周する分周器３と、外部から与えられる周波数比Ｋ
によって分周器３の出力の周波数単位のＫ倍の周波数信
号を出力する部分周波数シンセサイザ４とを備えてお
り、この部分周波数シンセサイザ４の出力をミキサ５に
入力させる。このミキサ５にはＮ分周器９によってＮ分
周されたＶＣＯ８の出力も入力され、これらを乗算して
得た周波数差の出力をＬＰＦ１０を通して前記位相比較
器６に入力させている。尚、部分周波数シンセサイザ４
は、詳細な説明は省略するが、ＶＣＯ、位相比較器、可
変分周器、ループフィルタ等からなるＰＬＬ回路、例え
ば図２に示したような回路で構成することができる。
る。図１は本発明の一実施例の周波数シンセサイザのブ
ロック回路図である。同図において、１は基準発振器、
２はＤＤＳ、６は位相比較器、７はループフィルタ、８
はＶＣＯであり、ＤＤＳ２の出力を位相比較器６に入力
させる。又、基準発振器１の出力を一定の分周比（ｎ）
で分周する分周器３と、外部から与えられる周波数比Ｋ
によって分周器３の出力の周波数単位のＫ倍の周波数信
号を出力する部分周波数シンセサイザ４とを備えてお
り、この部分周波数シンセサイザ４の出力をミキサ５に
入力させる。このミキサ５にはＮ分周器９によってＮ分
周されたＶＣＯ８の出力も入力され、これらを乗算して
得た周波数差の出力をＬＰＦ１０を通して前記位相比較
器６に入力させている。尚、部分周波数シンセサイザ４
は、詳細な説明は省略するが、ＶＣＯ、位相比較器、可
変分周器、ループフィルタ等からなるＰＬＬ回路、例え
ば図２に示したような回路で構成することができる。
【００１０】この構成によれば、今、出力周波数をｆO
とすると、位相同期状態においては、次式の関係とな
る。 ｆO ／Ｎ−Ｋ・ｆR ／ｎ＝（Ｍ＋ｋ）・ｆR ／２Q （６） 即ち、 ｆO ／Ｎ＝〔Ｋ／ｎ＋（Ｍ＋ｋ）／２Q 〕ｆR （７）
とすると、位相同期状態においては、次式の関係とな
る。 ｆO ／Ｎ−Ｋ・ｆR ／ｎ＝（Ｍ＋ｋ）・ｆR ／２Q （６） 即ち、 ｆO ／Ｎ＝〔Ｋ／ｎ＋（Ｍ＋ｋ）／２Q 〕ｆR （７）
【００１１】ここで、分周比Ｎの効果は単に出力周波数
ｆO をＮ倍にするだけであるので、以後Ｎ＝１の場合に
ついて説明する。すると、 ｆO ＝（Ｋ・２Q ／ｎ＋Ｍ＋ｋ）・Δｆ （８） 但し、 Δｆ＝ｆR ／２Q （９） 式（８）において、Ｋを１変えると、出力周波数はｆR
／ｎ変化され、ｋを１変えるとΔｆだけ周波数が変化さ
れる。
ｆO をＮ倍にするだけであるので、以後Ｎ＝１の場合に
ついて説明する。すると、 ｆO ＝（Ｋ・２Q ／ｎ＋Ｍ＋ｋ）・Δｆ （８） 但し、 Δｆ＝ｆR ／２Q （９） 式（８）において、Ｋを１変えると、出力周波数はｆR
／ｎ変化され、ｋを１変えるとΔｆだけ周波数が変化さ
れる。
【００１２】したがって、部分周波数シンセサイザ４を
制御することで、大きな周波数ステップで周波数を変化
でき、ＤＤＳ２を制御することで小さな周波数ステップ
で周波数を変化することができる。今、ｋの範囲を０，
１，２，…，Ｍ−１として隙間なく周波数範囲をカバー
するためには、 Ｍ・Δｆ≧ｆR （１０） となる必要がある。
制御することで、大きな周波数ステップで周波数を変化
でき、ＤＤＳ２を制御することで小さな周波数ステップ
で周波数を変化することができる。今、ｋの範囲を０，
１，２，…，Ｍ−１として隙間なく周波数範囲をカバー
するためには、 Ｍ・Δｆ≧ｆR （１０） となる必要がある。
【００１３】そこで、 ｎ・Ｍ＝ｆR ／Δｆ＝２Q （１１） となるようにＭ，ｎ，Ｑを設定すれば、 ｆO ＝〔（Ｋ＋１）・Ｍ＋ｋ〕・Δｆ （１２） 但し、 Δｆ＝ｆR ／２Q となり、重複することなく指
定されたチャネル番号、 ｃｈ（Ｋ＋１，ｋ）＝（Ｋ＋１）・Ｍ＋ｋ （１３） に対して、 ｆO （ｎ）＝ｃｈ（Ｋ＋１，ｋ）・Δｆ （１４） なる周波数を発生することができる。
定されたチャネル番号、 ｃｈ（Ｋ＋１，ｋ）＝（Ｋ＋１）・Ｍ＋ｋ （１３） に対して、 ｆO （ｎ）＝ｃｈ（Ｋ＋１，ｋ）・Δｆ （１４） なる周波数を発生することができる。
【００１４】したがって、式（９）及び（１２）で示さ
れるように、Ｑを必要なだけ大きく設定することによ
り、いくらでも小さな周波数ステップを実現することが
できる。又、Ｋによる大きな周波数ステップも実現可能
となる。これにより、両者を併せて広い周波数範囲で微
小な周波数ステップの周波数信号を発生することができ
る。しかも、ＤＤＳ２からＶＣＯ８に至る経路において
行われる周波数逓倍は、分周器９がＮ＝１の場合には１
であり、ＤＤＳ２の量子化雑音が増幅されないため、位
相雑音の少ない周波数信号を発生することができる。
れるように、Ｑを必要なだけ大きく設定することによ
り、いくらでも小さな周波数ステップを実現することが
できる。又、Ｋによる大きな周波数ステップも実現可能
となる。これにより、両者を併せて広い周波数範囲で微
小な周波数ステップの周波数信号を発生することができ
る。しかも、ＤＤＳ２からＶＣＯ８に至る経路において
行われる周波数逓倍は、分周器９がＮ＝１の場合には１
であり、ＤＤＳ２の量子化雑音が増幅されないため、位
相雑音の少ない周波数信号を発生することができる。
【００１５】
【発明の効果】以上説明したように本発明は、基準発振
器を可変逓倍する部分周波数シンセサイザの出力とＶＣ
Ｏの分周出力との周波数差出力と、ＤＤＳの出力とを位
相比較してＰＬＬを構成しているので、部分周波数シン
セサイザとＤＤＳを制御することで、極めて広い周波数
範囲で、しかも極めて微小な周波数ステップの周波数シ
ンセサイザが実現できる効果がある。又、ＤＤＳから出
力までの間の周波数逓倍数を小さくでき、ＤＤＳの量子
化雑音を抑制することができる効果もある。
器を可変逓倍する部分周波数シンセサイザの出力とＶＣ
Ｏの分周出力との周波数差出力と、ＤＤＳの出力とを位
相比較してＰＬＬを構成しているので、部分周波数シン
セサイザとＤＤＳを制御することで、極めて広い周波数
範囲で、しかも極めて微小な周波数ステップの周波数シ
ンセサイザが実現できる効果がある。又、ＤＤＳから出
力までの間の周波数逓倍数を小さくでき、ＤＤＳの量子
化雑音を抑制することができる効果もある。
【図１】本発明の周波数シンセサイザの一実施例のブロ
ック回路図である。
ック回路図である。
【図２】従来の周波数シンセサイザの一例のブロック回
路図である。
路図である。
【図３】従来の周波数シンセサイザの他の例のブロック
回路図である。
回路図である。
【図４】ＤＤＳのブロック回路図である。
１ 基準発振器 ２ ＤＤＳ ３ 分周器 ４ 部分周波数シンセサイザ ５ ミキサ ６ 位相比較器 ７ ループフィルタ ８ ＶＣＯ ９ 分周器 １０ ＬＰＦ
Claims (1)
- 【請求項１】 外部から指定されたチャネル番号に対応
する周波数信号を発生するための周波数シンセサイザで
あって、基準発振器と、この基準発振器の出力をタイミ
ング源として前記チャネル番号により指定された周波数
信号を発生するＤＤＳ（直接ディジタル合成シンセサイ
ザ）と、前記基準発振器の出力を分周する分周器と、指
定されるチャネル番号に対応して前記分周器の出力周波
数単位の可変周波数信号を出力する部分周波数シンセサ
イザと、目的とする周波数帯で発振するＶＣＯ（電圧制
御発振器）と、このＶＣＯの出力を分周する分周器と、
この分周器の出力と前記部分周波数シンセサイザの出力
との周波数差を得るミキサと、このミキサの出力から高
周波成分を除去するフィルタと、このフィルタの出力と
前記ＤＤＳの出力との位相比較を行う位相比較器と、こ
の位相比較器の出力を平滑化して前記ＶＣＯの制御電圧
とするループフィルタとを備えることを特徴とする周波
数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306553A JPH05122068A (ja) | 1991-10-26 | 1991-10-26 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3306553A JPH05122068A (ja) | 1991-10-26 | 1991-10-26 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05122068A true JPH05122068A (ja) | 1993-05-18 |
Family
ID=17958433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3306553A Pending JPH05122068A (ja) | 1991-10-26 | 1991-10-26 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05122068A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5673007A (en) * | 1995-04-10 | 1997-09-30 | Nec Corporation | Frequency synthesizer having PLL receiving filtered output of DDS |
| US5831481A (en) * | 1996-02-29 | 1998-11-03 | Nec Corporation | Phase lock loop circuit having a broad loop band and small step frequency |
| JP2011097382A (ja) * | 2009-10-30 | 2011-05-12 | Hioki Ee Corp | 周波数シンセサイザ |
| KR101298621B1 (ko) * | 2013-03-19 | 2013-08-26 | 국방과학연구소 | Fmcw 주파수 합성기 및 그것의 제어 방법 |
| CN104316737A (zh) * | 2014-10-20 | 2015-01-28 | 北京工业大学 | 一种基于fpga幅度偏置可调的波形发生电路及方法 |
| JP2016006950A (ja) * | 2014-05-26 | 2016-01-14 | 三菱電機株式会社 | 周波数シンセサイザ |
-
1991
- 1991-10-26 JP JP3306553A patent/JPH05122068A/ja active Pending
Cited By (6)
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