JPS6049988B2 - 磁気デイスク・メモリ装置における欠陥セクタの検出および代替セクタの割当て用装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、磁気ディスク・メモリもしくは磁気ディス
ク記憶装置において故障もしくは障害のあるセクタを検
出し代替セクタを割当てるための装置に関する。

特に、本発明はディスクの両面に設けられた同心状の記
録トラックに２進符合化形態でデータが記録されている
データ処理装置において用いられる磁気ディスク・メモ
リに関する。

一般に知られているようにデータ処理装置は、プリンタ
・タイプライタ、磁気テープ装置、磁気ディスク・メモ
リもしくは記憶装置等々のような周辺装置と組合．わさ
れた情報もしくはデータを処理するための中央処理装置
から構成されている。ディスク記憶装置もしくはディス
ク・メモリ装置においては、ディスクの各面には通常そ
れと関連して単一の電磁変換器が設けられており、この
、電磁変換器によつて一度に唯１つのトラックからデー
タの読取りを行つたりあるいは該トラックに書込みを行
うことができるようになつている。

したがつてデータをディスク上の任意の個所に書込んだ
りあるいは該個所から読取つたりするためには変換器を
ディスクの面に平行に動かす必要がある。変換器には電
子読取り回路が設けられておつて、該読取り回路は記録
されているデータが変換器の前部を通過した時に対応の
電気パルスを発生する（ディスク上に記録されているデ
ータの再５生）。他方また該変換器には電子書込み回路
が設けられておつて、該回路は変換器の前部を通過する
ディスクの部分に記録されるべきデータを変換器に伝送
する働きを成し、この場合記録すべきデータもまた電子
書込み回路に入力される電気パルスの形態にある。この
方式においては電気パルスは２つの値「０」および「１
」を取り得る。説明の便宜上これら電気パルスはまた論
理信号あるいはビット信号または単にビットとも称する
。データはディスクの面上に円の等分された隣接のセク
タに分配され、そして各セクタは異なつた面積の２つの
部分を有している。セクタの大きい方の部分は記録され
たデータを保持し、他方、基準ゾーンと称する小さい方
の部分はトラックの位置決め情報を記録している。一般
にディスクの１つの面は数１０のセクタに分割されてい
る。トラックはそれにＯないし（Ｎ−１）の範囲の連続
番号Ｊ（Ｊは整数）を割当てることによつて識別される
。ここでＮは記録トラックの総数を表わす。或るトラッ
クの連続番号Ｊの符合化された表現をアドレスと称する
。最も頻繁に用いられる符号もしくはコードは２進コー
ドにある。現在ディスク・メモリの開発においてはデー
タの密度を増大すると言うのが大方の趨勢となつている
。

この目的でディスクの半径方向に沿つて数えた単位長当
りの記録トラック数である半径方向密度ならびに記録ト
ラックの単位長当りのビット数である縦方向密度の増大
が計られている。データの密度が増大するとディスク上
のトラックにおける製造欠陥の確率も同様に増大するこ
とは明らかであり、したがつてまた欠陥もしくは障害を
有する（上に定義したような）セクタが存在する確率が
零であることはない。上に述べた理由からディスクの両
面には多くの場合「サルベージ（回収処理）」トラック
もしくは代替トラックと称する複数の追加のトラックが
設けられており、これらトラックは欠陥を有するセクタ
に正常であれば格納されるであろうデータを受けるのに
用いられている。

欠陥のあるセクタにデータの書込みを込なつたりあるい
は欠陥のあるセクタから読取りを行うのを回避するため
に、このセクタ内の各トラックの始めの部分にはこのト
ラック内に欠陥もしくは障害があるか否かを表示する情
報項目ならびこのような欠陥が存在する場合サルベージ
・トラックのアドレスを与える情報項目が付加的に記録
されている。

その結果として次のようなことがらを考慮しなければな
らない。１ 欠陥のあるトラックから変換器をディスク
の周辺部に位置するサルベージ・トラックに動かさなけ
ればならない。

２欠陥処理装置は欠陥トラックに関する情報をリスト・
アップ化た欠陥表が記録されている少なくとも１つのメ
モリを備えなければならない。

３ サルベージ・トラックのアドレス情報自体が欠陥に
よつて影響される可能性があること。

このため次のような欠点が生ずる。ａ主に変換器が移動
するのに要する時間に左右されるサルベージ・トラック
へのアクセス時間が、既に所要のトラックおよびセクタ
上に位置している磁気変換器によつてデータを転送する
のに要する時間と比較し相当に大き） い。

ｂ欠陥表が設けられているためにこの表を管理するため
のマイクロ・プログラムを備える必要があり、しかも該
マイクロ・プログラムのためのアルゴリズムは一般に複
雑である。

この点と関連して一般に知られているようなマイクロ●
プログラムはマイクロ命令の固定のシーケンスから成り
、これらマイクロ命令の実行においてはいろいろな基本
的機能が要求され、これら基本的機能は全体的に見て、
自動データ処理装置の１つの所与の機能に相当する。ｃ
サルベージ・トラックのアドレスが誤つている場合に
はサルベージ●トラックを検出することができず、デー
タの読出しや書込みは不可能となる。

ｄ トラックの始端部にあるサルベージ・トラックのア
ドレスに関する情報はディスク表面上に相当のスペース
を占める。

以上述べたような欠点を克服するために本発明の目的は
、欠陥セクタのアドレスを浮動形式で記憶しておいて、
セクタに対する読取りまたは書込を行つている間に欠陥
セクタに対処して、次いで代替セクタをトラックの終端
で逐次割当てることを可能にする装置を提供することに
ある。

さらに具体的に述べると、本発明によれば、磁気ディス
ク・メモリ装置内に含まれた各磁気ディスクの各面が円
のセクタならびに同心状のトラックに分割され、前記セ
クタの各々は、バッファ・レジスタ２を介して中央処理
装置（ＣＰＵ）からまたはここの中央処理装置へ転送さ
れる第１の所定数のデータ・バイトを収容することがで
き、前記バッファ◆レジスタ２は、アドレス指定用の第
１の装置（アドレス計数器７）によつてアドレス指定さ
れる第２の所定数のバンクを含み、これら．バンクの各
々が前記第１の所定数のデータ・バイトを収容し、磁気
ディスクの各面は該ディスクにデータを記録しまたはそ
れからデータを読取るための少なくとも１つの磁気トラ
ンスデューサと組合つており、そして一ディスクに記録
されるべきもしくはディスクから読取られるべきデータ
に対応した論理パルスを引出しもしくは送信するために
各トランスデューサに関連した読取り・書込み電子回路
（論理装置２０およびトラック情報デコーダ２４）と、
一連結されるべき最初のセクタのアドレスを前記ＣＰＵ
から受け、そしてそれぞれ各トラックおよびトラックの
各セクタに含まれているトラックおよびセクタの始端を
示す情報（インデックス・マーク、セクタ・マーク）に
対応した、前記電子回路によつて引出される論理パルス
によつて制御されて、読取られるべきセクタを識別する
第２の装置（アドレス・レジスタ１５、セクタ計数器１
６および比較器１７）と、を備え、前記読取り・書込み
電子回路によつてディスクから読取られるかもしくはデ
ィスクに書込まれるセクタのデータ・バイトは、それら
がバッファ・レジスタ２のバンクを介してＣＰＵからも
つしくはＣＰＵに転送されるとき前記第１の装置によつ
て計数され、読取られるべきセクタは一緒に連結され、
連結されるセクタの数はＣＰＵによつて与えられかつ前
記第２の所定数に等しいかそれ以下であるようにした、
磁気ディスク・メモリ装７置における欠陥セクタの検出
および代替セクタの割当て用装置において、−欠陥セク
タを検出してこの欠陥セクタの読取りまたは書込みを禁
止し、そして欠陥セクタを最初の代替セクタに代替させ
る信号を出力すると共ノに、もし連結サイクルと最初の
代替セクタとの間にもう１つの欠陥セクタが存在する場
合には次の代替セクタに代替させるための信号を出力す
るようにした第３の装置（状態レジスタ２５、アンド・
ゲート１８および１９）と、一代替セクタの読取りおよ
び書込みを制御するために、前記第２の装置および前記
第３の装置によつて制御され、かつ所定数のセクタの連
結が達成されると同時に、少なくとも１つのセクタの代
替が行なわれるべきであることを示す信号を（フリップ
・フロップ１３によつて）引き出すよう付勢され、そし
てこの信号が引き出されたときに代替セクタのアドレス
を（マルチプレクサ１４を通して）前記第２の装置に送
る第１の素子群（ゲート１０、素子１２，２３、フリッ
プ・フロップ１３、マルチプレクサ１４）、および前記
第１の素子群と（ゲート２６を通して）前記読取り・書
込み電子回路とによつて制御され、少なくとも１つのセ
クタの代替が行なわれるべきであるとき、そして代替セ
クタに関する情報（信号セクタ・マーク）が前記読取り
・書込み電子回路によつて引き出されたとき、前記第１
の装置７によつてアドレス指定される前記バッファ・レ
ジスタ２の対応のバンクに、代替セクタに書込まれるべ
きまたはそれから読取られるべきデータを転送するのを
可能とした第２の素子群（ゲート２６、アップ・ダウン
計数器９、セクタ・ポインタ・メモリ８）、を備えた第
４の装置と、を備えたことを特徴とする磁気ディスク・
メモリ装置における欠陥セクタの検出および代替セクタ
の割当て用装置が提供される。

次に添付図面を参照して詳細に説明する。

これから本発明の一層明確な理解が得られよう。第１ａ
図には磁気ディスクＤが示されており、この磁気ディス
クＤは矢印Ｆの方向に回転し、そしてディスクの有効な
記憶領域は円ｄ１およびＤ２によつて劃定されている。
またこのディスク上には円ＳＯ・・・Ｓｉ・・・Ｓｎ・
・・のｎ個の等分のセクタが劃定されている。第１ｂ図
から明らかなように各セクタＳｉは２つの部分ＳＤＯ，
およびＳＤＡ，に分割されており、これら部分にはディ
スク・メモリ装置が所属するデータ処理装置によつて処
理されるデータが記録されると共にトラックの位置決め
用情報、即ちトラックのアドレス情報および軸線Ａｘｊ
に対する磁気変換器Ｔの位置をサーボ制御するのに要す
る情報が記録されている。

なお部分ＳＤＡ，の面積はＳＤＯ，の面積よりも非常に
小さい。第１ｃ図および第１ｄ図には円Ｃ内に含まれる
セクタＳｉ（７）ＳＡＤ，の拡大図が示されている。

セクタＳ，の各セクタＳＡＤｉ部分はＮ個のゾーン駅Ｐ
ｉＯ・・・ＺＲＰｉ，・・・ＡＰｉ（Ｎ−１、に分割さ
れており、これらゾーンは位置基準ゾーンを称する。図
示を簡略にするために最初から５つのゾーン圧Ｐ，Ｏな
いしＺＲＰｌ４だけを矩形であられして第１ｃ図および
第１ｄ図に示した。いろいろなゾーンＡＰ，，間の境界
は磁気トラックの円形の軸線Ａｘｊである。

連続番号ｊおよび軸線Ａｘｊの各磁気トラックにはソー
７訳Ｐ，，が相関されている。したがつてトラックＯは
圧Ｐ，Ｏを有し、トラック１にはゾーンＺＲＰｉｌが相
関されており、以下同様である。各ゾーン駅Ｐ，，はト
ラックのアドレスを書込むのに必要なビット数を少なく
とも等しい数の等しい長さの個々のセルを有している。

第２図にはこのような個々のセあの１つの形態が例示さ
れており、ゾーンＺＲＰ，，内のセルＣＫおよび連接の
セルＣＫ−１およびＣＫ＋１の部分が示されている。

セルの各々は４つの等しい部勺ＣＰｌ，ＣＰ２，ＣＰ３
およびＣＰ４に分割されており、これら部分の境界は部
分ＣＰｌとＣＰ２の間、その他同様に設けられる。

各セルは磁気ディスクの磁化方向における２つの相続い
た変動を保持しており、これら磁化方向の変動は第２図
に２本の線で示されている。

また第２図には各セル毎に部分ＣＰｌないしＣＰ４の各
々における磁気誘導の方向および記号が示されている。
磁化方向における上記２つの変化はそれぞれ次のよう２
つの位置を占めることができる。

即ち、「第１番目の変動」は位置Ｐ１かまたは位置Ｐ２
のいずれかを占めることができる。「第２の変動」は位
置Ｐ３かまたは位置Ｐ４のいずれかを占めることができ
る。

現在の慣行によればゾーンＺＲＰ，，内の個々のセルの
大部分は、トラックｊに対するヘッドＴの位置をサーボ
制御するのに必要な情報ならびに該トラックのアドレス
を表わすビットを記憶しており、そしてサーボ制御情報
が「第１番目の変動」に対応し、アドレス・ビットが「
第２番目の変動」に対応する。

第２図に示されているように、位置Ｐ１またはＰ３を占
める変動は「論理０」に等しいビットに対応し、他方位
置Ｐ２またはＰ４を占める変動は「論理１」に等しいビ
ットに対応する。

先に述べたように、現在用いられている磁気ディスクは
、ディスクの半径方向およびトラックの軸線方向におい
て高いデータ密度を有しているので欠陥を有するセクタ
がディスクに存在する確率は無視することはできない。
上に述べた理由からディスクＤの両面にはｎ個のセクタ
Ｓ。

ないしＳｎ−１に加えて第３図に示すようにサルベージ
・セクタ即ち代替セクタと称する追加のセクタが設けら
れる。これらサルベージ・セクタの数は２，３個程度で
あり、ここで述べている具体例の場合にはサルベージ●
セクタＳＳｌ，゛ＳＳ２およびＳＳ３が設けられている
。これらセクタはセクタＳ。ないしＳｎ−１と同じであ
る。特にこれらセクタの各々はＮ個のトラックの各々に
対して準備ゾーンを有している。磁気ディスクにおける
欠陥もしくは障害は、製造直後製造業者によりディスク
に対して行われるチェック操作によつて探知される。

欠陥を有するディスク上のセクタはこのようにして既知
となり、しかもこのような欠陥が影響を与えるセクタ内
のトラックも既知となる。データが磁気変換器Ｔによつ
てディスクの一面から読出されている時に攪乱が生ずる
のを避けるためには、問題のディスク面上の任意のセク
タ内に含まれるトラックの各セグメントに対して該セグ
メントが欠陥を有しているか否か、即ち該セグメントに
対し書込みや読取りを行うことが可能であるか否かを表
示する情報を書込んでおく必要がある。

このような欠陥表示情報は好ましくはゾーンの始端部に
位置するセル内の各基準ゾーンに書込まれる。

第４ａ図および４ｂ図にはこのような欠陥セクタを代替
するための装置の具体例が示されている。

なお、これらの図には代替用論理装置だけしか示されて
いない。本発明に関与しない読取り／書込み変動のサー
ボ制御装置とはディスクの駆動手段のようなディスク装
置の他の要素の図示は省略した。なおこれらの要素の構
造の詳細に関しては、１９７拝、プレンティス−ホール
（Ｐｒｅｎｔｉｃｅ−ＨａＩｌ）社発行のイワン●フロ
ーレンス（ＩｖａｎＦｌＯｒｅｓ）著の「Ｐｅｒｉｐｈ
ｅｒａｌＤｅｖｉｃｅｓ」、第９章および第１瞠を参照
されたい。欠陥代替論理装置およびインターフェース装
置は中央データ処理装置とディスク・メモリ装置の読取
り／書込みヘッドを制御する論理装置との間に設けられ
る。中央デ．ータ処理装置即ちＣＰＵ側では情報線路お
よび制御線路に接続されそして読取り／書込みヘッド側
では「データ読取り」および「データ書込み」（ブロッ
ク２０）と称する線路に接続されている。情報は入出力
母線もしくはＩ／０母線を介してＣＰＵとディスク・メ
モリ装置間で遺り取りされる。この情報はディスク装置
のいろいろな要素を制御するのに用いられるデータや命
令とすることができる。Ｉ／Ｏ母線は命令解読制御装置
もしくは命令デコーダ２１の入力端１に接続されていつ
る。該装置２１はその出力端２ないし１１から第４ａ図
および第４ｂ図に示したいろいろ要素に対しいろいろな
制御信号を送出する。命令解読器もしくは命令デコーダ
の具体例については、バリ●モンパルナス街ｎ所在のリ
ブレリーラロツサ（ＬｉｂｒａｉｒｉｅＬａｒＯｕｓｓ
ｅ）社発行のジヤンーピエール（ＪｅａｎＰｉｅｒｒ′
ｅ）著の［ＳｔｒｕｃｔｕｒｅｅｔＦＯｎｃｔｉＯｎｍ
ｅｎｔｄｅｓＯｒｄｉｎａｔｅｕｖｓ」、頁１８７，１
８８を参照されたい。

データはＩ／０母線を介して２つのモードで伝送される
。これら２つのモードとは書込みモードと読出しモード
である。書込みモードにおいてはデータは磁気ディスク
上のトラックに記録され、ノ他方読出しモードにおいて
はデータは磁気ディスクのトラックから読出されて中央
処理装置もしくはＣＰＵに伝送される。これら２つのモ
ードのうちの１つのモードでデータを伝送するのにマル
チプレクサ１が用いられている。該マルチプレクサ１の
入力端１および３がデータを読取リモートで伝送する働
きをなし、他方該マルチプレクサの入力端２が書込みモ
ードでのデータ伝送に用いられる。伝送を行うために■
／Ｏ母線はマルチプレクサ５の入力端２に接続され、他
方その入力端１はバッファ・レジスタ２の出力端に接続
され、そしてその入力端３は直列一並列／並列一直列変
換器６の出力端４に接続されている。書込みモードにお
いてはそのマルチプレクサ１はその出力端５と入力端２
との間の通信を可能にし、それによつて書込まれるデー
タはマルチプレクサ１の出力端５を変換器６の入力端１
に結合する接続を介して直列一並列／並列一直列変換器
６に送られる。書込みモードにおいてはデータは例えば
８ビットとすることができる任意所望の幅で並列モード
で伝送される。直列一並列／並列一直列変換器６は並列
モードを直列モードに変換して、その出力端２から書込
みヘッド制御用の論理装置２０の入力端２にデータを１
ビットづつで伝送する。マルチプレクサ１の出力端２は
まだバッファ・レジスタ５の入力端１に接続されており
、一方該バッファ・レジスタ５の出力端２は一群のバッ
ファ●レジスタ２の入力端１に接続されている。バッフ
ァ・レジスタ群２の出力端２はマルチプレクサ１の入力
端１にループ帰還接続されている。この構成によれば、
書込みモードおよび読取リモート双方において中央処理
装置およびディスク装置間で伝送されるデータを緩衝す
ることができる。ディスク上のトラックから読出された
データは直列モードでビット毎に直列一並列／並列一直
列変換器６の入力端３に転送され、次いで変換器６の入
力端４からマルチプレクサ１の入力端３に並列モードで
伝送される。バッファ・レジスタ２は第１の装置すなわ
ちアドレス計数器７によつてアドレッシングされ、該計
数器のアドレス増分はデータ処理装置とディスク装置間
で制御線路を介して伝送されて、該計数器の入力端５に
印加される信号ＣＳにより行われる。アドレス計数器の
２つの上位ビットはセクターポインタ・メモリ８の内容
により影響を受ける。このメモリ８はその出力端３から
２つのビットを発生し、そしてこの出力ビットはアドレ
ス計数器７の入力端１に供給される。ここでポインタは
、一般に１つの情報項目または１群の情報項目のアドレ
スを格納している所定のアドレスのレジスタもしくはメ
モリ・セルによつて形成されるものであることを述べて
おく。セクターポインタ・メモリ８はその入力端１およ
び２それぞれによつて計数器９の出力端２および３に接
続されている。該計数器９は回収処理される（すなわち
代替される）セクタの数を計数する。この計数器は−そ
の入力端１に接続されているフラッグ装置すなわちアン
ド・ゲート１９からの出力信号によつて増分される。ア
ンド・ゲート１９はその入力端１に選ばれたセクタに欠
陥があることを表示する信号ＭＳを受ける。この信号Ｍ
Ｓは状態レジスタ２５の出力端３から送出されるもので
ある。状態レジスタ２５はその入力端１にディスク装置
から状態情報を受ける。この状態情報はトラック情報デ
コーダもしくは解読器２４によつて復号されて、デコー
ダ２４の出力端２から状態レジスタ２５の入力端１に伝
達されるものてある。中央処理装置がディスク装置の状
態を知りたい場合には該ＣＰＵは状態レジスタ２５に質
問を発し、後者はＣＰＵをテイスク装置に接続されるＩ
／Ｏ母線にその出力端４から状態情報を送出する。この
情報の転送は状態レジスタ２５の入力端２において信号
ＲＳにより制御される。該信号ＲＳは命令デコーダ２１
の出力端４から発生されるものである。トラック情報デ
コーダ２４はその出力端３からアンド・ゲート１９の入
力端２に「セクタ・マーク」情報を送出すると共にその
出力端４からセクタ計数器１６の入力端１に「インデッ
クス・マーク」情報を供給する。この場合磁気ディスク
においては、インデックスはディスクの表面上のトラッ
クおよびセクタの出発点を識別するものであることを述
べておく。また「インデックス・マーク」情報の役割は
セクタ計数器１６を零にリセットすることである。セク
タ計数器１６は「セクタ・マーク」信号によつて増分さ
れる。この「セクタ・マーク」信号はトラック情報デコ
ーダ２４の入力端２に印加されて出力端３から送出され
る。Ｉ／０母線はまたマルチプレクサ１４の入力端１に
接続されておつて、該マルチプレクサ１４の出力端３か
ら所要のセクタのアドレスをアドレス●レジスタ１５に
伝送するのを可能にする。アドレス・レジスタ１５およ
び計数器１６の内容の比較は比較器１７で行われる。該
比較器の入力端１はレジスタ１５の出力端２に接続され
ており、そしてその入力端２は計数器１６の出力端３に
接続されている。比較信号は比較器１７の出力端３から
可能化装置すなわちアンド・ゲート１８の入力端２に供
給される。該アンド・ゲート１８はその入力端１に「セ
クタ・マーク」信号を受ける。このアンド・ゲート１８
の役割は読取り／書込みヘッドを制御する論理装置２０
の入力端３に対して読取り／書込み可能化信号を送出す
ることにある。減算計数器１１の入力端１には連結され
るセクタの数が置数される。このセクタ数は命令デコー
ダ２１の出力端５から制御信号ＣＢ２として送出される
。減算計数１１の出力端２はリンケージもしくは連結表
示フリップ・フロップ１２の入力端１に接続されている
。このフリップ・フロップ１２は連結されるセクタ数が
零である時には２進「１」Ｂ状態となる。さらにリンケ
ージ表示フリップ●フロップ１２の出力端２はアンド・
ゲート２３の入力端２に接続されている。アンド・ゲー
ト２３の入力端１はオア・ゲート１０からの出力信号を
受ける。該オア・ゲート１０の入力端１および２は・そ
れぞれ計数器９の出力端２および３に接続されている。
該計数器９は回収処理（すなわち代替）されるセクタの
数をを計数する計数器である。アンド・ゲート２３の出
力端３は回収処理フリップ・フロップ１３の入力端１に
持続されている。ノ該フリップ・フロップ１３は連結さ
れるセクタの数が零でかつ回収処理（すなわち代替）し
なければならないセクタが存在する楊合に「１」状態を
とる。この回収処理フリップ・フロップの論理状態はそ
の出力端２からアドレス・レジスタ１５の入力端３およ
びマルチプレクサ１４の入力端４に伝達される。該マル
チプレクサ１４の入力端２は予め設定された固定のアド
レスを受ける。第４ｂ図に示した例においては、この予
め設定された不変のアドレスの値は４８である。回収処
理（すなわち代替）を行うべき場合には、このアドレス
「４８」がアドレス・レジスタ１５にロードされて比較
器１７に対する比較基準としての働きをなす。なお以上
の第４ａ図および第４ｂ図の回路構成において、アドレ
ス・レジスタ１５、セクタ計数器１６および比較器１７
は一緒に、読取られるべきセクタを識別するための第２
の装置を構成している。

また状態レジスタ２５、アンド・ゲート１８および１９
は一緒に、欠陥セクタを検出してこの欠陥セクタの読取
りまたは書込みを禁止し、そして欠陥セクタが代替セク
タに代替されなければならないということを示す第３の
装置を構成している。さらにセクタ・ポインタ・メモリ
８、アップ・ダウン計数器９、オア・ゲート１０、マル
チプレクサ１４、フリップ・フロップ１２および１３、
アンド・ゲート２３および２６は一緒に、バッファ◆レ
ジスタの対応のバンクにデータを転送するように第２お
よび第３の装置と協働する第４の装置を構成している。
そして論理装置２０およびトラック情報デコーダ２４は
、データと対応した論理パルスを引出したり送信したり
するために各トランスデューサに関連した読取り・書込
み電子回路を構成している。また第４の装置のうち、オ
ア・ゲート１０、フ．リップ・フロップ１２および１３
、アンド・ゲート２３、およびマルチプレクサ１４は第
１の素子群を構成しており、アンド・ゲート２６、アッ
プ・ダウン計数器９、およびセクタ・ポインタ・メモリ
８で第２の素子群を構成している。

上に述べた具体例は、集回路技術を用いて容易に実現可
能である。

特にテキサス・インスツルメント（ＴｅｘａｓＩｎＳｔ
ｒＬｌｍｅｎｔＳ）社１９Ｂ年発行の文献「ＴＴ′Ｌデ
ータ●ブック・フォー●デザイン・エンジニア（ＴＴＬ
ＤａｔｅＢＯＯｋＦＯｒＤｅｓｉｇｎ・Ｅｎｇｉｎｅｒ
ｓ）」に記述されている特性を有する電子素子を用いる
ことが可能である。より具体的に述べれば、マルチプレ
クサ回路としてＳＮ７４ｌ５Ｏ回路、バッファ・レジス
タとしてはＳＮ７４ｌ９８回路、直列一並列／並列一直
列変換器としてはＳＮ７４ｌ６４回路、計数器としては
ＳＮ７４ｌ９６回路、そしてフリップ●フロップとして
はＳＮ７４Ｓｌ２泪路を用いることができよう。第５図
に示した真理表はデータ線路およびドット線路に表われ
る信号の組合わせによつて得ることができる有ゆる状態
を掲げたものである。

データ線路およびドット線路が双方共に「０」状態であ
る時には、ディスク装置の諸要素はディスク装ノ置のい
ろいろな状態を読取ることを可能にさせる状態をとる。
データ線路が「０」状態にあつてドット線路が「１」状
態にある時にはディスク装置は■／Ｏ母線上の信号を命
令と解釈する。これら命令信号は命令解読器もしくはデ
コーダ２１に供・給される。データ線路が「１」状態に
あつてドット線路が「０」状態にある時には、ディスク
装置は読出しモードになる。データ線路が「１」状態に
ありドット線路も「１」状態にある時には、ディスク装
置は書込みモードになる。データおよびドット制御信号
は勿論命令解読論理制御装置２１の入力端９および１０
に印加される。これら制御信号は解読制御装置もしくは
デコーダ２１の出力端４，６および７に復号されて現わ
れ、そして出端６および７から書込みおよび読取り信号
ＷおよびＲがマルチプレクサ１および変換器６に供給さ
れて、これら回路はそれに対応し書込みおよび読取リモ
ートになる。読取り状態の時にはデコーダ２１の出力端
４から状態レジスタ２５に信号ＲＳの形態で命令が発生
されて、該レジスタの入力端２に印加される。第６図に
示した表はディスク装置に対する制御命令に用いられる
いろいろなコードを掲げたものである。

第１行目のコードはディスク上のトラックを選択するの
に用いられるコードであつて、データおよびドット制御
信号と共にディスク装置を読取りまたは書込みモードに
準備するのに用いられる。第２列目の命令コードも同様
にディスク上のトラックの選択に用いられ、連結される
セクタの数を表示しかつまたディスク装置を読取りまた
は書込みモードに準備するのに用いられる。第３列目に
示した命令はサーボ制御を付活してヘッドを選択された
トラックおよびセクタ上に移動するのに用いられるもの
で読取リモートにおいて用いられる。第４列目に示した
命令もまたヘッドを動かして選択されたトラックおよび
セクタにサーボ制御するのに用いられるものであるが、
しかしながらこれは書込みモードで用いられる。第５列
、第６列、第７列目に示した命令は第４図のバッファ・
レジスタ２の選択の制御に用いられる。第６図の第１列
、第２列および第３列に示した命令はそれぞれ第７図，
第８図および第９図に示した８ビットのフォーマットを
有している。第７図を参照するに、一番目のビット即ち
ビット１の値は常に零であり他方ビット２ないし８は任
意の値を取ることができて、トラック選択アドレスの最
下位ビット即ち田Ｂに対応する。

第８図の場合では、ビット１および２は常に「０」であ
り第３番目および第４番目のビット即ちビット３および
４は連結することができるセクタの数を表わし（したが
つてこの場合連結することのできるセクタの数は最大４
である）、ビット５はディスクを識別するのに用いられ
、ビット６は本発明には関係のないビットであり、そし
てビット７および８は第７図のバイトと共に用いられて
選択すべきトラック・アドレスの最上位ビット即ちＭＳ
Ｂを表わす。

第９図において、１番目および２番目のビット即ちビッ
ト１および２はデータおよびドット制御線路と共に用い
られて該取り動作および書込み動作を表示する。

ビット３ないし８は読取りまたは書込み動作を行うべき
セクタのアドレスを表示する。第１０図は８ビット幅の
状態レジスタのフォーマットを示すものであつて、各ビ
ットは次のような意味を有する。

即ちビットＢＳＦは見付けたセクタに欠陥があることを
表示し、ビットＷＣＥは書込まれるセクタの数がディス
クの公称容量を越えることを表示し、ビットＦＬＴはデ
ィスク装置の或る部分に欠陥があることを表示し、ビッ
トＰＥＲは書込まれたまたは読出されるデータ・ビット
等にセクタのアドレスにおけるパリテイ・エラーがある
ことを表示し、ビットＲＥＲは読取りエラーを表示し、 ビットＫ逐はディスク装置が塞がつていることを表示し
、ビットＲＤＹはディスク装置が情報を受けたり送出し
得る状態にあることを表示し、ビットＤＡＳはディスク
装置は動作中であることを表示する。

第１１図，第１２図および第１３図は第４ａ図に示した
バッファ・レジスタのアドレスの決定を可能にするビッ
トのフォーマットを示す。

第４ａ図に示したバッファ・レジスタはそれぞれ２５６
バイトのレジスタの４つのバンクから形成されており、
１つのレジスタ●バンクにおける。２５６／くイトのア
ドレッシングは、最下位アドレス●ビットとなる第１１
図の第５ないし第８番目のビット即ちビット５ないし８
および最上位アドレス・ビットとなる第１２図のビット
５ないし８によつて実行される。

第１３図のビット７および８は、第４ａ図のバッファ●
レジスタ２の４つのレジスタのうちの１つをアドレッシ
ングするのに用いられ、これら３つの命令はＩ／０母線
即ち入出力母線を介して命令デコーダ２１に送られる。
これら命令は１つずつ命令デコーダ２１に送られるもの
であつて、ビット３および４により識別される。ビット
３および４が双方共に「０」である時には、命令は第１
１図に示した第１番目のバイトであることを意味し、ビ
ット３が「１」の値を有し、ビット４が「０」の値を有
する時には、第１２図に示した第２番目のバイトである
ことを意味し、そして双方のビットが「１」状態にある
時には、これは命令が第１３図に示した第３番目のバイ
トであることを意味する。第１４ａ図および第１４ｂ図
は第４図に示したｌ装置の動作を図解するフローチャー
トである。

第１４ａ図において、動作の開始はステップ１４００に
示されており、ステップ１４０１では回収処理されるす
なわち代替されるセクタの番号を計数するための第４ａ
図に示した計数器９がリセット門信号によつて零にリセ
ットされる。最初に連結されるセクタのアドレスは中央
データ処理装置によつてマルチプレクサ１４の入力端１
を介してアドレス・レジスタ１５に送られる（ステップ
１４０２）。かくしてセクタ計数器１６（第４ｂ図）は
）増分されて、その内容は比較器１７でレジスタ１５に
格納されている所要のアドレスと比較される。比較器１
７が上記２つのアドレスが一致したことを表示しかつセ
クタ・マークがアンド・ゲート１８の入力端１に存在し
（ステップ１４０２および１４０３）そして選ばれたセ
クタが状態レジスタ２５によつて欠陥があると検出され
ない場合には、アンド・ゲート１９により信号もしくは
「フラッグ」は発生されず読取り／書込みの可能化がア
ンド・ゲート１８によつて行われる（ステップ１４０８
）。選ばれたセクタに欠陥が有ると認識された時には回
収処理されるセクタの数を計数する計数器９（第４ａ図
）が１単位だけ増分されて、この計数器の状態はセクタ
ーポインタ・メモリ８に記憶される（ステップ１４０５
および１４０６）。そこで読取り／書込み命令はステッ
プ１４０７において無効にされる。２つのステップ１４
０７および１４０８のいずれか一方のステップが完了す
ると、ステップ１４０９において連結されるセクタの数
が減算計数器１１において減分される。

減算計数器１１よつて連結すべきセクタが最早や存在し
ないことが表示されるとステップ１４０２に移つてステ
ップ１４０３でセクタ・マークを待機し、アンド・ゲー
ト１９の出力端に信号もしくはフラッグが存在するか否
かをチェックし（ステップ１４０４）、そしてこのフラ
ッグの状態に依存してステップ１４０５ないし１４０７
またはステップ１４０８を再び実行する。ステップ１４
１０に戻つて連結即ちリンケージが完了していない場合
には回収処理動作（すなわち代替動作）を実行すべきか
否かについてチェックが行われる。フリップ・フロップ
１３が「１」状態にある時には回収処理が要求され、他
方このフリップ・フロップが「０」状態にある時には動
作は完了する（ステップ１４１２）。ステップ１４１１
において回収処理動作を実行すべきであるとされた場合
には、プログラムはマルチプレクサ１４を介しアドレス
４８をアドレス◆レジスタ１５にロードすることによつ
て直接回収サイクルに進む。ステップ１４１１において
メモリ８に記憶されて．いる最後のメモリ●ポインタが
セクタ計数器７にロードされる。セクタ・アドレス計数
器がアドレス値４８に達すると比較器１７で比較が行わ
れて、最初のサルベージ●レジスタのアドレスがステッ
プ１４１４で判明したことを表示する。サル・ページ・
ゾーンすなわち代替ゾーンに欠陥が存在する場合にはス
テップ１４１４でフラッグが検出される。このフラッグ
は状態レジスタ２５によつて発生される信号ＭＳおよび
トラック情報デコーダ２４によつて発生されるセクタ・
マークが存在する場合にアンド・ゲート１９によつて発
生されるものである。このフラッグが存在すると、代替
を必要とするセクタの数を計数する計数器９が増分せし
められる（ステップ１４１７）。そこでサルベージ・ゾ
ーンすなわち代替ゾーンに他の欠陥が無いかどうかがチ
ェックされてステップ１４１５に戻る。信号もしくはフ
ラッグが検出されない場合にはステップ１４２０におい
てアンド・ゲーノト２６の出力端３から信号を発生する
ことにより、ディスクにデータを書込んだりディスクか
らデータを読取ることが許容される。ステップ１４２１
においてはサルベージ・セクタ・アドレスがアドレス・
レジスタ１５において１単位だけ増分・される。ステッ
プ１４２２では回収処理すべきセクタの数が計数器９に
おいて１単位だけ減分され関連のアドレスがセクターポ
インタ・メモリ８にロードされる。

減分動作において計数器９は「０」状態・に戻りオア・
ゲート１０の出力３は信号を発生せず処理すべき欠陥が
ないことの警報が発生される。全べての回収処理動作が
完了すると動作はステップ１４２４において終る。他方
回収処理すべきセクタの数を計数する計数器が減分時に
零に戻らない場合にはステップ１４１５から出発して動
作が繰返えされる。また連結されたシーケンスの終りと
サルベージ・ゾーンの始端との間で欠陥もしくは障害が
現われることが起り得る。この場合にはステップ１４１
４から動作が開始されて、ステップ１４１８でフラッグ
の存在がチェックされ、ステップ１４１９で回収処理す
べきセクタの数を計数する計数器が増分されてステップ
１４１４に戻る。しかしながら、ステップ１４１８でフ
ラッグが検出されない場合にはステップ１４１４から出
発して動作が繰返えされる。第１５ａ図から第１５ｃ図
は、第４図の装置が動作する種々の方法を示すものであ
る。

通常のセクタの数は４８で代替セクタの数は３であると
する。

既知の如くトラックの始端は、読取りヘッドによつて引
き出されるインデックス・マーク・パルスが対応してい
る、インデックス・マークと呼ばれる特別の情報によつ
てディスク上に示される。

そしてセクタの各始端は、読取りヘッドによつて引き出
されるセクタ・マーク・パルスが対応している、セクタ
・マークと呼ばれる特別の情報によつてディスク上に示
される。最初のセクタのインデックス・マークとセクタ
・マークとは同じ情報である。以後使用される用語、物
理アドレスおよび論理アドレスについて定義しておく。

１番目、２番目、３番目、 ・ｉ番目、・・・４８番目
について言えば、これらのセクタにそれぞれ物理アドレ
ス１，２，３，・・・Ｉ，・・・４８が対応している。

同様に４９番目、５幡目、５１番目の代替セクタの物理
アドレスはそれぞれ４９，５０，５１である。さらには
ディジタル電子工学においては論理回路を使用して、一
連の素子（ここではではディスクの連続したセクタ）の
番号付けが零で始まるのが普通である。

そこで４８セクタの番号付けが０，１，２，３・・，４
７であり、代替セクタの番号付けが４８，４９，５０で
あり、このような番号付けは、４８の通常セクタと３つ
の代替セクタの論理アドレスを構成する。

換言すれば物理アドレス１〜４８には論理アドレス０〜
４７が対応し、物理アドレス４９〜５１には論理アドレ
ス４８〜５０が対応する。

さて第１５ａ図〜第１５ｃ図に戻つて、連結されるべき
（すなわち読取られるべきまたは書込まれるべき）セク
タは物理アドレス１２〜１５（論理アドレス１１〜１４
）の４つの連続セクタであり、そして一方では最初のセ
クタと１１番目のセクタとの間で、他方では１幡目のセ
クタと４幡目のセクタとの間で、読取られるべきまたは
書込まれるべきセクタがないものと仮定する。

第１５ａ〜第１５ｃ図の７つの行１〜７は、物理アドレ
ス１〜４８および４９〜５１の連続セクタが読取りヘッ
ドの前を連続的に動くとき、第４図の装置の以下の素子
の内容を示している。最初の行は、減算計数器（ダウン
計数器）１１の内容、すなわち連結されるべきセクタの
数を示す。

２番目の行はレジスタ１５の内容、すなわち選ばれたセ
クタ（読取られるか書込まれなければならないセクタ）
の論理アドレスを示す。

３番目の行は、アンド・ゲート１９の内容を示す。

すなわちフラッグが検出されるかどうか（読取られるべ
きセクタが欠陥を有しているかどうか）を示している。
もしアンド・ゲート１９の出力信号が１であるならば、
それは「肯：フラツグは検出される（読取られるべきセ
クタは欠陥を有する）」ということを意味する。もし出
力信号が０であるならば、それは「否：フラツグは検出
されない（読取られるべきセクタは欠陥を有しない）」
ということを意味する。これが第１５ａ図〜第１５ｃ図
にはそれぞれ「肯」または「否」で示されている。４番
目の行は、セクタ・ポインタ・メモリ８の内容、すなわ
ち（連結される通常セクタの１つが欠陥を有していると
分つたとき）代替セクタで読取られる情報が転送されな
ければならないバッファ●レジスタ●バンク２のブロッ
クのアドレスを示す。

５番目の行はフリップ・フロップ１３の内容、すなわち
４つのセクタが連結されてしまつた後に、セクタが代替
されるべきであるかどうかを示す。

フリップ・フロップの状態１は「肯：少なくとも１つの
セクタが代替されなければならない」ということを意味
し、代替サイクルがなければならない。フリップ・フロ
ップの状態０は「否：代替されるべきセクタがない」を
意味する。従つて門第１５ａ図〜第１５ｃ図の５番目の
行に書かれた指示は［否」または「肯」である。６番目
の行は、アップ・ダウン計数器９の内容、すなわち代替
されるべきセクタの数を示す。

７番目の行は、第４図の装置が読取り／書込み動作中で
あるかどうかを示す指示である。

物理アドレス１２〜１５の４つのセクタの連結開始の前
に、この指示はＯであるデコーダ２１の信号ＲおよびＷ
によつて与えられ、「否：物理アドレス１２〜１５の４
つのセクタの情報はいまだ連結され５るべきでない」と
いうことを意味する。連結の開始後、信号Ｒ（またはＷ
）は１に等しく、この指示はアンド・ゲート１８の出力
信号の状態によつて与えられる。もし出力信号が１であ
るならば、これは「肯：後続のセクタの情報は読取られ
なけＯればならない」ことを意味する。もし出力信号が
０であるならば、それは「否：後続のセクタ情報は欠陥
を有しているので読取られるべきでない」ということを
意味する。このように７番目の行に書込まれた指示は「
肯」または「否」である。第１５ａ図〜第１５ｃ図では
理解を容易にするために数字は１雉数で書かれているが
、１番目、２番目、４番目、および６番目の行の種々の
素子の実際の内容は、もちろん対応の２進数である。さ
て最初の第１５ａ図について考察すると、物理アドレス
３，８，１３（論理アドレス２，７，１２）のセクタに
おいて欠陥が生ずるものとして示されており、それら欠
陥はそれぞれ３番目と４番目のセクタ●マーク●パルス
の間、８番目と９番目のセクタ●マーク・パルスの間、
および１旙目と１４番目のセクタ・マーク・パルスの間
で生じている。物理アドレス１２〜１５の４つのセクタ
が連結されるので、第１５Ａ図は単に論理アドレス１２
（物理アドレス１３）に現われる欠陥を扱うだけである
。連結開始の前には、連結されるべきセクタの数が４で
あるので、減算計数器１の内容は４である。

また連結されるべき４つのセクタの最初の１つの論理ア
ドレスが１１であるので（論理アドレス１２）、レジス
タ１５の内容は１１である。読取り／書込み動作が開始
されていないのでアンド・ゲート１９によつて与えられ
る情報はない。セクタ・ポインタ・メモリ８、フリップ
・フロップ１３、アップ・ダウン計数器９は命令デコー
ダ２１（このデコーダの出力１１）によつてリセットさ
れているので、これらの内容はＯであり、そしてＷ＜１
５ＲはＯに等しいので、読取り／書込み動作は生じない
。もちろん第１５ｂ図および第１５ｃ図においても、連
結の開始前に生ずることについて考察する場合は、１番
目から７番目の行の内．容は上述のものと同じである。
連結は所望のアドレスが発見された場合（レジスタ１５
の内容とセクタ計数器１６の内容とが同じである場合）
にのみ開始される。

第１５ａ図の例においては、レジスタ１５内に！収容さ
れた論理アドレスは、各セクタ・マーク・パルスが（物
理アドレス１２，１３，１４，１５のセクタに対して生
ずる）連結シーケンスの間に引き出されるとき、１単位
増分される。

従つて物理アドレス１２のセクタの始端を示すセクタ・
マ・ーク・パルスが生じたとき、レジスタ１５の内容は
（１１＋１）＝１２に等しくなり、その後のセクタ・マ
ーク・パルスが生じた場合も同様である。連結シーケン
スの間、減算計数器１１の内容は、セクタ・マーク・パ
ルスが生ずるごとに１単位減分される（第１５ａ図の１
番目の行参照）。連結シーケンスが完了したとき、セク
タのアドレス４８がレジスタ１５にロードされる。とい
うのは物理アドレス１３のセクタの始端を示すセクタ●
マーク●パルスが生じたときにアンド●ゲート１９から
のフラッグ（３番目の行）が引き出されているからであ
る。このフラッグが引き出されると物理アドレス１フ３
のセクタにおける読取り／書込みは阻止される（ゲート
１８で示される：７番目の行）。

そして普通ならそのセクタに収容されている情報は、物
理アドレス４９（論理アドレス４８）の代替セクタで読
取られてバッファ・レジスタ・バンクのプロ門ツク１に
転送されるであろう。物理アドレス１３のセクタを示す
セクタ・マーク●パルスの発生後、セクタ●ポインタ●
メモリの内容は１に等しく、アップ・ダウン計数器９（
第１５ａ図の６番目の行）は１つのセクタが代替される
べきであるｌことを示す。連結シーケンスの終りでフリ
ップ●フロップ１３はセット状態に付勢され、そして２
進１が引き出されて（第１５ａ図の５番目の行で「肯」
で示される）代替サイクルが始るのを可能とする。代替
されるべき情報の読取り（または書込み）は物理アドレ
ス４９（論理アドレス４８）のセクタで生する。第１５
ｂ図は連結の開始後に２つの欠陥が生じる場合について
の動作を示す図であり、２つの欠陥のうちの１つは連結
シーケンスの間に生じ、他方の欠陥は連結シーケンスの
終りと代替セクタの始端との間で生ずる。

連結シーケンスでの欠陥は物理アドレス１５（論理アド
レス１４）のセクタに対して生じ、２番目の欠陥は物理
アドレス３１（論理アドレス３０）のセクタに対して生
ずる。

物理アドレス１５のセクタの始端を示すセクタ●マーク
●パルスの発生後フラッグ（アンド●ゲート１９）が生
じ、それと同時にアップ・ダウン計数器９は１つのセク
タが代替されるべきであることを示し、ゲート１８は物
理アドレス１５のセクタに対して読取り／書込み動作が
生じないということを示し、フリップ・フロップ１３は
連結シーケンスの終了後代替サイクルが始まるのを可能
とし、そしてセクタ・ポインタ・メモリはバッファ・レ
ジスタ・バンクのブロックのアドレス３を収容している
。

このバッファ●レジスタ●バンクのブロックのアドレス
３には、普通ならば物理アドレス１５のセクタに収容さ
れているはずの、代替セクタに収容されている情報が転
送される。連結シーケンスの終りにレジスタ１５の内容
は４８に等しくなる。物理アドレス３１のセクタが欠陥
であるということを示すフラッグがアンド・ゲート１９
により引き出されたとき、レジスタ１５の内容は１だけ
増分されて、代替セクタの論理アドレスである４９に等
しくなり（物理アドレスは５０）、この代替セクタにお
いて物理アドレス１５のセクタに置かれていたはずの情
報が読取られる。（第１５ｂ図に見られるように、物理
アドレス３１の欠陥セクタの情報は物理アドレス４９の
代替セクタに収容されており、物理アドレス１５の欠陥
セクタの情報は物理アドレス５０の代替セクタに収容さ
れており、そして物理アドレス９の欠陥セクタの情報は
物理アドレス５１の代替セクタに収容されている。）第
１５ｂ図はまた、代替セクタの物理アドレスは５０であ
り、この代替セクタの読取りが完了したとき読取り／書
込み動作が終了することを意味している。第１５ｃ図は
、連結シーケンスにおいては物理アドレス１２および１
４のセクタでの２つの欠陥が生じ、そして物理アドレス
５０の代替セクタにおいてもう１つの欠陥が生じる場合
を示している。

これら欠陥セクタの始端を示すセクタ・マーク・パルス
が引き出されてアンド・ゲート１８がこれらセクタでの
読取り（または書込み）不可能化したとき、アンド・ゲ
ート１９の出力に欠陥フラッグが引き出される（２進１
、すなわち「肯」、３番目の行参照）。

セクタ●ポインタ●メモリはレジスタ・バンク２の２つ
のブロックの２つのアドレス０と２を収容しており、そ
こには２つの代替セクタの情報が転送される。

読取られるべき代替セクタは、物理アドレス１４の欠陥
セクタの情報を収容する物理アドレス４９の代替セクタ
と（物理アドレス１２の欠陥セクタの情報を収容する物
理アドレス５１の代替セクタとである。従つてデータは
ディスク上の物理アドレス１２，１４，４９，５１のセ
クタにのみおいて読取られるか書込まれるかされ得る。

以上本発明の好ましい具体例について述べたが本発明は
これに限定されるものではなくディスク・メモリ装置の
技術分野の専門家には本発明の範囲から逸脱することな
く他の設計や変更例を容易に想到することができよう。

図面の簡単な説明第１ａ図ないし第１ｄ図は本発明に従
い磁気ディスクの表面上にデータを分布する仕方を図解
し、第２図は基準ゾーンにおいて個々のセルを形成する
仕方を図解し、第３ａ図および第３ｂ図はディスク上の
完全なセクタ集合もしくはセットを示す図、第４ａ図お
よび第４ｂ図は欠陥のあるセクタを回収処理するための
装置の具体例を示し、第５図は第４図に示したデータ線
路およびドット線路を用いて達成することができる全べ
ての状態を示す真理値表を示し、第６図はディスク装置
が実行することを要する全べての制御命令を掲げた表を
示し、第７図は第１番目の命令バイトＮＯ．ｌのフォー
マットを示し、第８図は命令バイトＮＯ．２のフォーマ
ットを示し、第９図は命令バイｌ−ＮＯ．３のフォーマ
ットを示し、第１０図は状態レジスタのフォーマットを
示し、第１１図、第１２図および第１３図は第４ａ図に
示したバッファ・レジスタのアドレスの決定を可能にす
るバイトのフォーマットを示し、第１４ａ図および第１
４ｂ図は第４図に示した装置の動作を示すフローチャー
トであり、そして第１５ａ図ないし第１５ｃ図は第４図
ノの装置の動作のいろいろな例を図解する図である。

Ｄ・・・・・・磁気ディスク、３０，１４，Ｓ・・・・
・・セクタ、Ｔ・・・・・・磁気変換器、Ｃ・・・・・
・セル、ＳＳ・・・・・・サルベージ●セクタ、ＣＰＵ
・・・・中央データ処理装７置、２１・・・・・・命令
解読論理制御装置（デコーダ）、１，１４・・・・・マ
ルチプレクサ、２，５・・・バッファ・レジスタ、６・
・・・・・直列一並列／並列一直列変換器、７・・・・
・アドレス計数器、８・・・・・セクターポインタ・メ
モリ、１０・・・・・・オア・ゲート、９９・・・・・
・計数器、１８，１９，２３・・・・・・アンド・ゲー
ト、２５・・・・状態レジスタ、２０・ ・・論理装置
、２４・・・・・・デコーダ、１６・・・・・セクタ計
数器、１５・・・・・アドレス●レジスタ、１７・・・
・・比較器、１２・・・・フリップ・フロップ、１３・
・・・・・回収処理フリップ・フロップ、１１・・・・
・・減算計数器、４８，４９・・・・・セクタ・マーク
。

Claims (1)

1. 【特許請求の範囲】 １ 磁気ディスク・メモリ装置内に含まれた各磁気ディ
   スクの各面が円のセクタならびに同心状のトラックに分
   割され、前記セクタの各々は、バッファ・レジスタ２を
   介して中央処理装置（ＣＰＵ）からまたはこの中央処理
   装置へ転送される第１の所定数のデータ・バイトを収容
   することができ、前記バッファ・レジスタ２は、アドレ
   ス指定用の第１の装置（アドレス計数器７）によつてア
   ドレス指定される第２の所定数のバンクを含み、これら
   バンクの各々が前記第１の所定数のデータ・バイトを収
   容し、磁気ディスクの各面は該ディスクにデータを記録
   しまたはそれからデータを読取るための少なくとも１つ
   の磁気トランスデューサと組合つており、そして−ディ
   スクに記録されるべきもしくはディスクから読取られる
   べきデータに対応した論理パルスを引出しもしくは送信
   するために各トランスデューサに関連した読取り・書込
   み電子回路（論理装置２０およびトラック情報デコーダ
   ２４）と、−連結されるべき最初のセクタのアドレスを
   前記ＣＰＵから受け、そしてそれぞれ各トラックおよび
   トラックの各セクタに含まれているトラックおよびセク
   タの始端を示す情報（インデックス・マーク、セクタ・
   マーク）に対応した、前記電子回路によつて引出される
   論理パルスによつて制御されて、読取られるべきセクタ
   を識別する第２の装置（アドレス・レジスタ１５、セク
   タ計数器１６および比較器１７）と、を備え、 前記読取り・書込み電子回路によつてディスクから読取
   られるかもしくはディスクに書込まれるセクタのデータ
   ・バイトは、それらがバッファ・レジスタ２のバンクを
   介してＣＰＵからもしくはＣＰＵに転送されるとき前記
   第１の装置によつて計数され、読取られるべきセクタは
   一緒に連結され、連結されるセクタの数はＣＰＵによつ
   て与えられかつ前記第２の所定数に等しいかそれ以下で
   あるようにした、磁気ディスク・メモリ装置における欠
   陥セクタの検出および代替セクタの割当て用装置におい
   て、−欠陥セクタを検出してこの欠陥セクタの読取りま
   たは書込みを禁止し、そして欠陥セクタを最初の代替セ
   クタに代替させる信号を出力すると共に、もし連結サイ
   クルと最初の代替セクタとの間にもう１つの欠陥セクタ
   が存在する場合には次の代替セクタに代替させるための
   信号を出力するようにした第３の装置（状態レジスタ２
   ５、アンド・ゲート１８および１９）と、−代替セクタ
   の読取りおよび書込みを制御するために、前記第２の装
   置および前記第３の装置によつて制御され、かつ所定数
   のセクタの連結が達成されると同時に、少なくとも１つ
   のセクタの代替が行なわれるべきであることを示す信号
   を（フリップ・フロップ１３によつて）引き出すよう付
   勢され、そしてこの信号が引き出されたときに代替セク
   タのアドレスを（マルチプレクサ１４を通して）前記第
   ２の装置に送る第１の素子群（ゲート１０、素子１２、
   ２３、フリップ・フロップ１３、マルチプレクサ１４）
   、および前記第１の素子群と（ゲート２６を通して）前
   記読取り・書込み電子回路とによつて制御され、少なく
   とも１つのセクタの代替が行なわれるべきであるとき、
   そして代替セクタに関する情報（信号セクタ・マーク）
   が前記読取り・書込み電子回路によつて引き出されたと
   き、前記第１の装置７によつてアドレス指定される前記
   バッファ・レジスタ２の対応のバンクに、代替セクタに
   書込まれるべきまたはそれから読取られるべきデータを
   転送するのを可能とした第２の素子群（ゲート２６、ア
   ップ・ダウン計数器９、セクタ・ポインタ・メモリ８）
   、を備えた第４の装置と、 を備えたことを特徴とする磁気ディスク・メモリ装置に
   おける欠陥セクタの検出および代替セクタの割当て用装
   置。 ２ 前記第３の装置は、 −前記読取り・書込み電子回路（２０および２４）から
   の情報を受け、連結される各セクタごとに、そのセクタ
   が欠陥であるか否かを示すパルスを引出す状態レジスタ
   ２５と、−前記状態レジスタ、前記第２の装置および前
   記読取り・書込み電子回路によつて制御され、欠陥セク
   タの読取りまたは書込みを禁止すると共に欠陥のないセ
   クタの読取りまたは、書込みを可能化する可能化装置（
   アンド・ゲート１８）と、−前記状態レジスタおよび前
   記読取り・書込み電子回路（２０および２４）によつて
   制御されるフラッグ装置（アンド・ゲート１９）であつ
   て、欠陥セクタに遭遇するごとに前記第４の装置に送ら
   れる信号を前記状態レジスタが引出すものと、を備えて
   いる特許請求の範囲第１項記載の磁気ディスク・メモリ
   装置における欠陥セクタの検出および代替セクタの割当
   て用装置。 ３ 前記第１の素子群は、 −連結されるべきセクタが無くかつ代替されるべきセク
   タがある時、書込まれるべきもしくは読取られるべき代
   替セクタのアドレスを、読取られるべきセクタを識別す
   るための前記第２の装置に転送するのを可能とするフリ
   ップ・フロップ手段１２、２３、１３、を備えている特
   許請求の範囲第１項または第２項記載の磁気ディスク・
   メモリ装置における欠陥セクタの検出および代替セクタ
   の割当て用装置。 ４ 前記第２の素子群８、９、２６は、 前記フラッグ装置および前記準備装置によつて制御され
   て、代替されるべきセクタの数を計数する計数器９と、
   −代替セクタに書込まれるべきもしくはそれから読取ら
   れるべきデータが転送されなければならない前記バッフ
   ァ・レジスタのバンクのアドレスを収容するメモリ８で
   あつて、代替セクタに遭遇するごとにアドレス指定用の
   前記第１の装置に前記アドレスを転送するよう前記計数
   器９によつて制御されるものと、−代替セクタに遭遇す
   るごとに前記計数器９の内容から１単位減ずるように、
   前記フリップ・フロップ手段によつて制御される減算用
   のゲート手段２６と、と備えている特許請求の範囲第３
   項記載の磁気ディスク・メモリ装置における欠陥セクタ
   の検出および代替セクタの割当て用装置。