JPS6049461A - Bus gate monitor control circuit - Google Patents

Abstract

PURPOSE:To ensure the high stability of the control data by using a control data evaluating circuit and a fault deciding circuit and performing the insertion/separation control of the signal to a bus by means of the another circuit to the bus. CONSTITUTION:A clock 16 is supplied to a memory drive timing generating circuit 6 as the basic timing, and the circuit 6 delivers the control data on the phase decided by the phase regulating timing 17 through a control data generating memory 4. This output of the memory 4 is applied to diagnosis of data through a parity checking circuit 7 in the form of a memory diagnosis output 22. The own circuit control data 18, 23 and 24 among those delivered from the memory 4 are supplied to a control data evaluating circuit 25 and receive the decision by majority. These three inputs are also supplied to a fault discrimination circuit 26, and the generating source of the control data which is in opposition to the majority rule is judged faulty. In such a way, the detection is possible for a fault that cannot be detected within self-system by using the signals of other circuits for control. This ensures the high stability of the control data.

Description

【発明の詳細な説明】 （発明の属する分野） 本発明は、バスとバス接続装置とにより構成され、バス
を介して情報の送受を行うシステムにおいて、バスとバ
ス接続装置のインタフェース部分のバスゲート監視制御
回路の構成に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field to which the invention pertains) The present invention relates to a system that is configured of a bus and a bus connection device and that transmits and receives information via the bus. This relates to the configuration of a supervisory control circuit.

（従来の技術） 第１図はバスにより通信を行うシステムの概要を示すも
ので、ノ・ス１は（ａ）に示す位相を規定するフレーム
により位相同期化されており、（ｂ）に示す複数のパス
タイムスロットを持つ。バス接続装置２はバス１に収容
される位置に応じて動作位相が規定される。通信装置３
は各々接続する前記バス接続装置２を介して、予め定め
られたバス上のタイムスロットに対して信号を挿入する
ことにより相互間で通信ができる。(Prior art) Figure 1 shows an overview of a system that communicates via a bus, in which No. 1 is phase-synchronized by a frame that defines the phase shown in (a), and the phase shown in (b) is synchronized. Has multiple pass time slots. The operating phase of the bus connection device 2 is defined depending on the position where it is accommodated in the bus 1. Communication device 3
can communicate with each other by inserting signals into predetermined time slots on the bus via the bus connection device 2 to which they are connected.

第２図は従来の監視制御回路の構成を示すもので、前記
第１図のシステムにおいて従来用いられていた、バスに
信号を挿入・分離する制御データを管理する代表的な構
成例である。制御データ発生メモーリ４は挿入・分離回
路５のゲートを開閉するだめの制御データとパリティを
格納し、メモリ駆動タイミング発生回路６の出力により
格納されだデータを逐次読みだし、パリティチェック回
路７によりその出力のパリティを調べ、正常または異常
を診断信号８として出力し、その診断信号と制御データ
９の論理和をとり、正常であれば制御データをゲート開
閉トリガ１０としゲートを開状態とし、異常であれば前
記トリガを禁止しゲートを閉状態とする。その結果、挿
入・分離データ１１の上記バス１に対する挿入・分離を
その挿入・分離回路５を介して実施するものである。こ
のような方法では、上記制御データ発生メモリ４の内部
状態の異常に対しては誤動作の防止が充分に可能である
が、メモリ駆動タイミング発生回路６を始めとする前記
バス接続回路２・の全体の異常に対しては誤動作が防止
できず、バス全体に障害が波及すると云う欠点が有った
。また、バス接続回路２の動作信頼度の向上方法として
は、その回路で制御回路部分を完全に二重化または三重
化する手法がとられる為、回路が大規模化する欠点を有
していた。FIG. 2 shows the configuration of a conventional supervisory control circuit, and is a typical configuration example for managing control data for inserting and separating signals into a bus, which has been conventionally used in the system shown in FIG. The control data generation memory 4 stores control data and parity for opening and closing the gates of the insertion/separation circuit 5, reads out the stored data sequentially by the output of the memory drive timing generation circuit 6, and checks the data by the parity check circuit 7. Check the parity of the output, output whether it is normal or abnormal as a diagnostic signal 8, take the logical sum of the diagnostic signal and control data 9, and if normal, use the control data as the gate opening/closing trigger 10 to open the gate, and if abnormal If so, the trigger is prohibited and the gate is closed. As a result, the insertion/separation data 11 is inserted into/separated from the bus 1 via the insertion/separation circuit 5. In such a method, it is possible to sufficiently prevent malfunctions due to an abnormality in the internal state of the control data generation memory 4, but it is possible to sufficiently prevent malfunctions in the case of an abnormality in the internal state of the control data generation memory 4. The problem is that malfunctions cannot be prevented in response to abnormalities in the bus, and the failure spreads to the entire bus. Furthermore, as a method for improving the operational reliability of the bus connection circuit 2, the control circuit portion of the circuit is completely duplicated or tripled, which has the drawback of increasing the scale of the circuit.

（発明の目的） 本発明は、これらの欠点を除去するだめ、他のバス接続
回路に截置する監視制御回路を共用して、バスに対する
信号の挿入・分離の為の制御データの監視制御を実施す
る形式をとるようにしだもので、以下図面に′ついて詳
細に説明する。(Objective of the Invention) In order to eliminate these drawbacks, the present invention shares a supervisory control circuit provided in another bus connection circuit to monitor and control control data for inserting and separating signals to and from the bus. The present invention is designed to take the form of implementation, and will be described in detail below with reference to the drawings.

（発明の構成および作用） 第３図は本−発明のバスゲート監視制御回路の一実施例
の構成を示すものである。これを動作するには、他に本
回路と同等のものを２つ以上用意し、自回路制御データ
Ａ端子１２、自回路制御データＢ端子１３と他の回路の
他回路制御データＡ端子１４または他回路制御データＢ
端子１５との対応をつける。また、本回路の他回路制御
データＡ端子１４およ−び他回路制御データＢ端子１５
は、他のバス接続装°置内の同等回路の自回路制御デー
タＡ端子１２または色回路制御データＢ端子１３と対応
をつける。この対応付けが完了し、各監視制御回路の制
御データ発生メモリ４に制御データが格納されると本回
路の動作が可能となる。クロック１６はメモリ駆動タイ
ミング発生回路６に基本タイミングとして供給され、そ
のメモリ駆動タイミング発生回路６は位相規定タイミン
グ１７に従い、定められた位相の制御データを前記制御
データ発生メモリ４より自回路制御データ１８、二種類
の他回路制御データＡ１９、他回路制御データＢ２０、
およびこれらの垂直パリティ２１を逐次出力させる。(Structure and operation of the invention) FIG. 3 shows the structure of an embodiment of the bus gate monitoring and control circuit of the present invention. In order to operate this, two or more other circuits equivalent to this circuit must be prepared, including the own circuit control data A terminal 12, the own circuit control data B terminal 13, and the other circuit control data A terminal 14 or Other circuit control data B
Make a correspondence with terminal 15. In addition, other circuit control data A terminal 14 and other circuit control data B terminal 15 of this circuit
is associated with the own circuit control data A terminal 12 or the color circuit control data B terminal 13 of an equivalent circuit in another bus connection device. When this association is completed and the control data is stored in the control data generation memory 4 of each supervisory control circuit, the circuit becomes operable. The clock 16 is supplied as a basic timing to the memory drive timing generation circuit 6, and the memory drive timing generation circuit 6 generates the control data of the determined phase from the control data generation memory 4 according to the phase regulation timing 17. , two types of other circuit control data A19, other circuit control data B20,
And these vertical parities 21 are sequentially output.

その出力はパリティチェック回路７によりメモリ内のデ
ータの診断に用いられ、メモリ診断出力２２となる。前
記制御データ発生メモリ４の出力の内、自回路制御デー
タ１８と、自回路制御データＡ　２３および自回路制御
データＢ　２４は合せて制御データ評価回路２５に入力
されて多数決がとられ、ゲート開閉トリガ１０として出
力される。その三入力は障害判定回路２６にも入力され
、多数決則に反する制御データの発生源は異常であると
判断し、その結果を診断出力Ａ端子２７、診断出力Ｂ端
子２８および自回路診断出力端子２９に出力する。本回
路はこのように他回路に格納した制御データを用い、ま
た、他回路の制御データを格納°シ、他回路に提供する
相互監視制御形態をとっているから、その結果として、
バス形式の動作の要であるゲート開閉トリガ１０の安定
化および制御回路の相互診断が確実に行なえる。The output is used by the parity check circuit 7 to diagnose data in the memory, and becomes a memory diagnosis output 22. Among the outputs of the control data generation memory 4, the self-circuit control data 18, the self-circuit control data A 23, and the self-circuit control data B 24 are input to the control data evaluation circuit 25, where a majority vote is taken, and gate opening/closing is performed. It is output as a trigger 10. The three inputs are also input to the fault determination circuit 26, which determines that the source of the control data that violates the majority rule is abnormal, and transmits the result to the diagnostic output terminal A 27, the diagnostic output B terminal 28, and the self-circuit diagnostic output terminal. Output to 29. In this way, this circuit uses control data stored in other circuits, and also has a mutual monitoring control mode in which control data of other circuits is stored and provided to other circuits, so as a result,
The stabilization of the gate opening/closing trigger 10, which is the key to bus-type operation, and the mutual diagnosis of the control circuits can be performed reliably.

第４図は本発明における制御データ発生メモリの構成例
を示し、Ａ、Ｂ、Ｃはそれぞれ異なる装置の制御データ
発生メモリであり、いずれも、自回路制御データ１８、
他回路制御データＡ１９、他回路制御データＢ　２０お
よび垂直パリティ２１を有する。３０は各制御データが
各所要の回路で規定された位相に同期するために予め設
定される位相規定点の印であシ、３１および３２は制御
データ発生メモＩＪ　Ｂを持つ回路の自回路制御データ
の内容である。なお、メモリは、矢印３３で示すアト、
レス方向を持っているものとする。同図より明らかなよ
うに各メモリが互いに互°いの制御データを保持するこ
ともできる。このように、１つのメモ２）に異なる３つ
の回路の制御データを格納するから、その効果として素
子数を増加させないで制御データに三重化相当の安定性
を付与することができる。FIG. 4 shows an example of the configuration of the control data generation memory in the present invention, and A, B, and C are control data generation memories of different devices, and all of them contain own circuit control data 18,
It has other circuit control data A 19, other circuit control data B 20, and vertical parity 21. 30 is a mark of a phase regulation point that is set in advance so that each control data is synchronized with the phase defined in each required circuit, and 31 and 32 are self-circuit control marks of the circuit having the control data generation memo IJB. This is the content of the data. Note that the memory is located at an address indicated by an arrow 33,
Assume that it has a response direction. As is clear from the figure, each memory can also hold mutual control data. In this way, since the control data of three different circuits is stored in one memo 2), the effect is that the stability equivalent to the triplexing can be imparted to the control data without increasing the number of elements.

第５図は本発明の実施例における制御データ評何回路２
５と障害判定回路２６の構成例でアシ、２人力ＯＲゲー
ト３４．３人力ＡＮＤゲート３５、ＸＯＲゲート３６．
２人力ＡＮＤゲート３７、ＳＲタイプフリップフロツブ
３８およびＤタイプフリップフロップ３９により構成さ
れる。FIG. 5 shows the control data evaluation circuit 2 in the embodiment of the present invention.
5 and a configuration example of the fault determination circuit 26, a two-man OR gate 34, a three-man AND AND gate 35, an XOR gate 36.
It is composed of a two-man power AND gate 37, an SR type flip-flop 38, and a D type flip-flop 39.

第６図は第５図における各部の信号タイミングを示すも
ので、（Ｃン〜■はそれぞれ第５図に示したクロック１
６、自回路制御データ１８、自回路制御データＡ　２３
、自回路制御データＢ　２４、ゲート開閉トリガ１０、
自回路診断出力４０、他回路診断出力Ａ４１、他回路診
断出力Ｂ４２、およびアラームクリアトリガ入力端子４
３よシ入力される診断出力リセットトリガ４４に対応す
る。その動作は、第３図における制御データ評価回路２
５と障害判定回路２６の機能を負論理で実現したもので
ある。このように本発明で新たに必要とする回路が１４
個程度のゲートであることから、制御データの安定化が
小規模回路によシ経済的に達成できるといえる。FIG. 6 shows the signal timing of each part in FIG.
6, own circuit control data 18, own circuit control data A 23
, own circuit control data B 24, gate opening/closing trigger 10,
Own circuit diagnosis output 40, other circuit diagnosis output A41, other circuit diagnosis output B42, and alarm clear trigger input terminal 4
This corresponds to the diagnostic output reset trigger 44 that is inputted from step 3. The operation is performed by the control data evaluation circuit 2 in FIG.
5 and the functions of the failure determination circuit 26 are realized using negative logic. In this way, the present invention newly requires 14 circuits.
Since the number of gates is small, it can be said that stabilization of control data can be achieved economically using a small-scale circuit.

（効　果） 以上説明したように、本発明は、バスに対する信号の挿
入・分離の為の制御データの評価および制御データ発生
機構の診断を挿入・分離回路のある装置内または回路内
に閉じず、同様にバスに接続される他の装置の制御系の
回路の出力データをも用いて実施するから、自系内で検
出できない制御データの異常の検出および少ない付加回
路による制御データの高安定化ができる利点がある。ま
た、本発明で示した監視制御回路の構成方法は、制御デ
ータがアドレス情報としてバス上を流れるシステムにお
いても、他回路のアドレスデコード回路を持ち、デコー
ド結果を転送することによシ本発明の実施例と同等の効
果を上けることができる。本発明の応用に際しては、他
回路を隣接する回路と読み替えると、制御データの作成
が系統立って容易にできる。(Effects) As explained above, the present invention enables the evaluation of control data for inserting and separating signals into a bus and the diagnosis of a control data generation mechanism without being confined within the device or circuit with the insertion/separation circuit. Similarly, since the output data of the control system circuits of other devices connected to the bus is also used, it is possible to detect abnormalities in control data that cannot be detected within the own system, and to improve the stability of control data with a small number of additional circuits. It has the advantage of being able to Furthermore, even in systems where control data flows on a bus as address information, the method for configuring the supervisory control circuit shown in the present invention can be implemented by having an address decoding circuit in another circuit and transferring the decoding results. Effects equivalent to those of the embodiment can be achieved. When applying the present invention, if other circuits are read as adjacent circuits, control data can be created systematically and easily.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図はバスにより通信を行うシステムの概要を示す図
、第２図は従来の監視制御回路の構成を示す図、第３図
は本発明の一実施例の構成を示す図、第４図は本発明に
おける制御データ発生メモリの構成例、第５図は本発明
の実施例における制御データ評価回路と障害判定回路の
構成例、第６図は第５図の各部における信号タイミング
を示す図である。 ｌ・・・・・・・・・バス、　２・・・・・・・・・バ
ス接続装置、　３・・・・・・・・・通信装置、　４・
・・・・・・・・制御データ発生メモリ、５・・・・・
・・・・挿入分離回路、　６・・・・・・・・・メモリ
駆動タイミング発生回路、　７　・・・・・・・・・パ
リティチェック回路、　８・・・・・・・・・診断信号
、　９・・・・・・・・・制御データ、１０・・・・・
・・・・ゲート開閉トリガ、１１・・・・・・・・挿入
・分離データ、　１２・・・・・・・・・自回路制御デ
ータＡ端子、１３・・・・・・・・・自回路制御データ
Ｂ端子、１４・・・・・・・・・他回路制御データＡ端
子、１５・・・・・・・・・他回路制御データＢ端子、
１６曲曲・クロック、１７・・・・・・・・・位相規定
タイミング、１８・・・曲・・自回路制御データ、１９
・・・・・・・・・他回路制御データＡｌ２Ｏ・・・・
・・・・・他回路制御データＢ１２１・・・・曲・垂直
パリティ、２２・・・・・・・・・メモリ診断出力、２
３・・曲・・・自回路制御データＡ１２４・・・・・・
・・・自回路制御データＢ１２５・・・・・・・・・制
御データ評価回路、２６・・・・・・・・・障害判定回
路、２７・・・・・・・・・診断出力Ａ端子、２８・・
・・・・・・・診断出力Ｂ端子、２９・・・・・・・・
・自回路診断出力端子、　３０・・・・・・・・・位相
規定点、３１，３２・・・・・・・・・自回路制御デー
タ、３３・・・・・・・・アドレス方向、３４・・・・
・・・・・　２人力ＯＲ，３５・・・・・・・・・　３
人力ＡＮＤ。 ３６・・・・・・・・・ＸＯＲ，３７・・・・・・−・
・　２人力ＡＮＤ、３８・・・°・・・・　ＳＲフリン
プ７０ッフ、３９・・・・・・・・・Ｄフリップフロッ
プ、　４０・・・・・・・・・自回路診断出力、４１・
・・・・・・・・他回路診断出力Ａ１４２・・・・・・
・・・他回路診断出力Ｂ。 ４３・・・・・・・・・アラームクリアトリガ入力端子
、４４・・・・・・・・・診断出力リセットトリガ。 特許出願人　日本電信電話公社 第１図 ■ 第２図 ／２ 第３図 第４図 Ａ　Ｂ　ＣFig. 1 is a diagram showing an overview of a system that communicates via a bus, Fig. 2 is a diagram showing the configuration of a conventional supervisory control circuit, Fig. 3 is a diagram showing the configuration of an embodiment of the present invention, and Fig. 4 5 is a configuration example of a control data generation memory according to the present invention, FIG. 5 is a configuration example of a control data evaluation circuit and a fault determination circuit according to an embodiment of the present invention, and FIG. 6 is a diagram showing signal timings in each part of FIG. be. 1... Bus, 2... Bus connection device, 3... Communication device, 4.
...... Control data generation memory, 5...
...Insertion/separation circuit, 6...Memory drive timing generation circuit, 7...Parity check circuit, 8...Diagnostic signal , 9......control data, 10...
...Gate opening/closing trigger, 11...Insertion/separation data, 12...Self circuit control data A terminal, 13...Self Circuit control data B terminal, 14......Other circuit control data A terminal, 15......Other circuit control data B terminal,
16 songs/clock, 17... phase regulation timing, 18... songs... own circuit control data, 19
......Other circuit control data Al2O...
...Other circuit control data B121...Tune/vertical parity, 22...Memory diagnostic output, 2
3... Song... Own circuit control data A124...
... Self-circuit control data B125 ... ... Control data evaluation circuit, 26 ... ... Fault determination circuit, 27 ...... Diagnosis output A terminal , 28...
......Diagnostic output B terminal, 29...
・Self-circuit diagnosis output terminal, 30... Phase specified point, 31, 32...... Own-circuit control data, 33... Address direction, 34...
・・・・・・ 2-person OR, 35・・・・・・・・・ 3
Human power AND. 36・・・・・・・・・XOR, 37・・・・・・−・
・ Two-man power AND, 38...°... SR flimp 70ff, 39...D flip-flop, 40... Self-circuit diagnosis output, 41・
・・・・・・Other circuit diagnosis output A142・・・・・・
...Other circuit diagnosis output B. 43......Alarm clear trigger input terminal, 44......Diagnostic output reset trigger. Patent applicant Nippon Telegraph and Telephone Public Corporation Figure 1 ■ Figure 2/2 Figure 3 Figure 4 A B C

Claims (3)

【特許請求の範囲】[Claims] （１）　バスに接続される回路において、バスに対する
信号の挿入・分離制御をその回路およびそのバスに接続
される他の回路の信号を用いて実施することを特徴とす
るバスゲート監視制御回路。(1) A bus gate supervisory control circuit characterized in that, in a circuit connected to a bus, signal insertion/separation control for the bus is performed using signals from the circuit and other circuits connected to the bus. （２）　バスに接続される回路において、その回路の動
作状態、をそのバスに接続される他の回路により監視す
ることを特徴とするバスゲート監視制御回路。(2) A bus gate monitoring control circuit characterized in that, in a circuit connected to a bus, the operating state of the circuit is monitored by another circuit connected to the bus. （３）　バスに対する信号の挿入・分離制御データをそ
のバスに接続されている複数の回路の多数決論理により
生成することを特徴とするバスゲート監視制御回路。(3) A bus gate monitoring and control circuit characterized in that signal insertion/separation control data for a bus is generated by majority logic of a plurality of circuits connected to the bus.