JPS6048922B2

JPS6048922B2 - 周波数弁別器

Info

Publication number: JPS6048922B2
Application number: JP51105754A
Authority: JP
Inventors: 義輝小阪
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1976-09-06
Filing date: 1976-09-06
Publication date: 1985-10-30
Also published as: JPS5331950A

Description

【発明の詳細な説明】本発明は周波数弁別器に係り、極めて温度変動に対して
安定な基準発振器を用いることにより、温度によるドリ
フトの極めて少ない高精度の周波数弁別を行い得ると共
にＩＣ化に適した周波数弁別器を提供することを目的と
する。

第１図は従来の周波数弁別器の１例のブロック系統図を
示す。

同図中、入力端子１より入来した第２図Ａに示す如きパ
ルスａは遅延装置２に供給され、ここで所定の一定時間
Ｔｄだけ遅延されて第２図Ｂに示す如きパルスをとされ
て位相比較器３に供給される。この位相比較器３は入力
パルスａの位相と上記パルスｂの位相とを比較し、その
位相差（時間差）に応じた電圧を周波数弁別器の出力と
して出力する。従来、この遅延時間Ｔｄの発生方法とし
て、ＣＲやＬＣを用いた回路が使われるが、これらは温
度によるドリフトが大であるため、高安定度が要求され
る用途にはガラス遅延線等が用いられていノた。

しかし、市販のガラス遅延線は遅延量がせいぜい１００
μｓしか得られず、それ以上大なる遅延量を得るために
は装置の外形が大きくなり、減衰も大となり、また特注
品となるため高価となるという欠点があつた。特に直流
モータのフエーズロツクドサーボループには大なる遅
延量を必要とする等の理由から、上記ガラス遅延線を用
いることはせずに一般に単安定マルチバイブレータや国
を用いる。

しかし、ＬＣを用いた場合にはｗはその値に比例して外
形寸法が大きくなるが、低い広波数を遅延する上記のサ
ーボループにおいてはｗの値を大にしなければならず、
このため弁別器の外形寸法が大となるが、無制限に大に
するこうとはできないのでモータの回転検出の周波数
を高めざるをえず、このため回転検出器のコストが高く
なるという欠点があつた。またＣＲのマルチバイブレー
タを用いた場合には、上証↓Ｃのものにくらベコストは
安く外形寸法も小であるが、温度４ドリフトが大きく上
記ループのロックインレンジが必要以上に大でないと温
度変化によつてサーボがロックしなくなつてしまう。一
方、ロックインレンジをあまり大にすると、ロツクイン
タイムが長くなり易く上記サーボループでは好ましくな
い。本発明は上記の諸欠点を除去したものであり、以下
第３図乃至第７図Ａ上と共にその各実施例につき説明す
る。

第３図は本発明になる周波数弁別器の第１実施例の回路
系統図、第４図Ａ−Ｄは夫々第３図の動作説明用信号波
形図を示す。第３図中、入力端子４より入来した第４図
Ａに示す入力パルスはＤ端子に正の直流電圧が印加され
ているＤ型フリップフロップ（以下ＤＦＦと記す）５の
クロック端子−に印加され、その出力Ｑ，を’’Ｈ’’
にし、かつ、出力Ｑ，を゛“Ｌ’’にすると同時に、後
述するアナログゲート１４にサンプリングパルスとして
印加される。上記’“Ｈ’’のＱ，の出力はアンドゲー
ト７とオアケート８を通してアンドゲート９に印加Ｊさ
れ、これらを開く。これにより、温度トリフの小なる周
波数安定度の極めて高い基準発振器の１例としての水晶
発振器１０の発振出力パルスがアンドゲート９を通して
Ｎ進カウンタ１１に供給され、ここで計数が開始される
。そしてカウンタ１３１は上記発振出力パルスをＮコ計
数するとこの時点で’’Ｈ’’パルスを’’開’’状態
とされている前記アンドゲート７を通してＤＦＦ５のリ
セット端子に印加しこれをリセットする。これにより、
ＤＦＦ５のＱ，出力は’’Ｌ’’になり、アンドゲート
４ｔ９を閉じてＮ進カウンタ１１の計数動作を停止させ
る（リセットさせる）。一方、上記ＤＦＦ５は上記リセ
ットによりそのＱ，出力が゛’Ｈ’’となり、この出力
はＤ端子に正の直流電圧が印加されているＤＦＦ６のク
ロック端子に印加され、これをトリガしてＤＦＦ６のＱ
２出力を’’Ｈ’’とする。

このＱ。の’“Ｈ’’出力はオアゲート８を通してアン
ドゲート９に供給されこサれを開くと同時に、アンドゲ
ート１２に供給されこれを開く。従つて、水晶発振器１
０の出力発振パルスはアンドゲート９を通してＮ進カウ
ンタ１１に再び印加されここで再び計数される。そして
この計数値がＮになると’’Ｈ’’パルスがカウンタ０
１１よりアンドゲート１２を通してＤＦＦ６のリセット
端子に印加され、ＤＦＦ６はリセットされる。これによ
り、アンドゲート９が閉じてカウンタ１１は計数動作を
停止せしめられ、またアンドゲート１２も閉じる。この
状態は入力端子４にパグルスが再び入来するまで続き、
パルスが再び入来すると上記と同様の動作を繰り返す。
従つて、ＤＦＦ５のＱ，出力及びＤＦＦ６のＱ。出力は
第４図Ｂ及びＣに夫々示す如くになる。なお、第４図Ｂ
，Ｃ中、ＴＲは水晶発振器１０の発振出力パルスの・周
期で、ＮＴＲはパルス幅を示す。第４図Ｃに示す上証境
ＦＦ６のＱ。

出力パルスは台形波変換回路１３に供給され、ここで同
図Ｄに示す如き台形波に変換された後アナログゲート１
４に供給され、ここで前記入力端子１よりの入力パルス
でサンプリングされる。このアナログゲート１４の出力
はホールド回路１５でホールドされて周波数弁別出力と
して取り出される。上記実施例において注意すべき点は
Ｎ進カウンタ１１の出力とそのリセット、ＤＦＦ５のリ
セットとＤＦＦ６のセット、アンドゲート９，１２の開
閉等の動作の間の時間関係である。Ｎ進カウンタ１１は
自からの出力でリセットされるため、その出力パルス幅
は極めて短かく、かつ、ＤＦＦ６のＱ２出力が’“Ｈ’
’になつてアンドゲート１２は開の状態となるまでには
、アンドゲート７、ＤＦＦ５，６、アンドゲート１２の
伝搬遅延時間の経過後であり、これは一般にＮ進カウン
タ１１の出力パルス幅よりも長いから、カウンタ１１の
リセットが完了しないうちにアンドゲート１２がｍ関し
てＤＦＦ６はセットされたのにすぐリセットされてしま
うという誤動作は生じない。しかし、Ｎ進カウンタ１１
の出力パルス幅が上記伝搬屋延時間よりも長い場合もあ
り得る（例えはＮ進カウンタ１１はＭＯＳのような低速
素子でＤＦＦ５，６、アンドゲート７，１２はショット
キΠＬのような高速素子の場合）ので、この場合には例
えばＤＦＦ６のＱ。出力を遅延してアンドゲート１２に
加えるＣＲによる遅延回路を設けることにより、誤動作
を防止できる。また、アンドゲート９が開いてカウンタ
１１が計数動作を開始する時点における水晶発振器１０
の出力信号位相は一定ではないので上記実施例の場合必
ずジッタが発生する。

例えば水晶発振器１０の出力発振周波数ｆを３．５８Ｍ
Ｈｚとし、入カパル１スの周波数が数十〜数百Ｈｚの直
流モータの定速サーボに本実施例を用いた場合、ジッタ
は０．００１〜０．０００１％のオーダーなので問題は
ないが、この弁別器を計測器に使い入力が数十ＫＨｚの
オーダーになつてくるとこのジッタは無視できない。こ
の場合には、水晶発振器１０の発振出力を入力パルスに
強制同期させれば良い。第５図は本発明になる周波数弁
別器の第２実施例の回路系統図を示す。

この第２実施例に関しても、タイムチャートを示した第
８図と共に説明する。第５図においては、ゲート１６，
１７より左の部分は第３図と同じなので、その説明は省
略する。

カウンタ１８は、ゲート１６の出力をカウントする。

入力周期Ｔが測定対象でこの周期Ｔは変化する。一方Ｎ
ＴＲは一定なので、ゲート１６が出力を出していない期
間Ｔｘは、入力周期の変化につれ変化する。従つて、Ｔ
ｘが大きいとカウンタのカウント数は大となるので、カ
ウンタ１８のカウント数（２進数）は、入力周期Ｔを２
進数化して表わしていることになる。この周期Ｔそのも
のを測定するのではなく、Ｔｘを測定する理由は、周波
数弁別感度を上けるためてある。

即ち、Ｔｘ／Ｔが、例えば１１１０てある場合を考える
と、ＴがΔＴ変化したとき変化率は、ΔＴ／Ｔであるが
、Ｔｘを基準にして考えると、Ｔｘ＝Ｔ／１０でありま
すので、ΔＴ／Ｔｘ＝１０ΔＴ／Ｔとなり、ゲインはｍ
倍になる。

’（カウンタ１８のカウント結果を、直接Ｄ−Ａ俊換
器２０に入力すると、第８図Ｅに示すゲート１６の出力
Ａ，Ｂ期間以外て、かつ第８図Ｆに示サＤＦＦ６のＱ２
出力（カウンタ１８のリセット信号Ｃもある）がＨの期
間で、Ｄ−Ａ変換器２０の出力はゼロとなり、これは各
Ｔ期間毎に定期的に現われるから、Ｄ−Ａ変換器２０の
出力はリップルを有するようになる。このリップルを除
去するのがラッチ１９の役割であり、カウンタ１８の計
数結果を、次の計数結果が出るまでの期間、第８図Ｇに
示す信号でこれを保持する。

１６の出力Ａ，Ｂのパルス数の大小によつて、ラッチ出
力の２進数の大小が決まり、これによつて、Ｄ−Ａ変換
器２０の出力直流電圧の大小が決まる。

つまり、周期Ｔの変化が、電圧の変化になつて現われる
。

直流モータの定速サーボ等に用いる場合、Ｄ−Ａ変換器
２０のリニアリティは悪くても差し支えないが、全体的
にデジタル化されるので殆どすべての回路を１チップＩ
Ｃ化し易いし、その場合ＩＣの外付部品も減つて簡単に
構成することがてきる。

ただこの場合、感度を高めようとして第２図Ｂ（７）Ｔ
ｘに相当する期間をあまり小さくするとジッタが無視で
きなくなる。例えば水晶発振器１０の出力基準信号周波
数Ｆ，とすると、ジッタは１００／ＦｒＴｘ（％ｐ−ｐ
）であり、従つていまＦｒ＝３．５７９５４５ＭＨｚ）
Ｔｘ＝１００μｓとすると、ジッタは約０．２８％ｐ−
ｐとなる。キヤブスタンサーボの場合、ジッタは０．０
５％以下にしたいので、Ｔｘを６００μｓ以上にするか
、Ｆｒを２０ＭＨｚ以上にしたい。あるいは、Ｆｒを１
０ＭＨｚ以上、Ｔｘを３００μｓ以上にしてもよい。こ
の場合Ｄ−Ａ変換器２０の分解フ能は上記条件より少な
くとも１２ビットは必要になる。なお、上記第１及び第
２実施例では遅延時間ＴｄをＤＦＦ５，６を用いること
により２ＮＴＲとしているが、この理由は計測以外に直
流モータの定速５サーボ等においても用いうるようにし
たためである。

すなわち、カウンタの計数動作を入力パルス１サイクル
に対して１回とし、カウンタ２ＮＴＲに相当するパルス
幅のパルスを出力するよう構成した場合、何らかの理由
でモータ回転数が遅くなりθすぎてある時点の入力パル
スの周期Ｔ。がＴ。＜２ＮＴＲとなると、遅延回路が入
力を１１２分周してしまいサーボが正常にロックできな
くなつてしまうからである。しかし、上記各実施例のよ
うに入力パルス１サイクルに対してカウンタ１１の計数
動作を２回とすることにより、ＴＯ＜ＮＴＲとならない
限りサーボのロックはずれは起らないし、またＴＯ＜Ｎ
ＴＲとなるような外乱が直流モータに加わることは一般
にはないからである。勿論、計測用に使うためならＮ進
カウンタの動作は入力１サイクルに対して１回でも良い
。第６図は本発明になる周波数弁別器の第３実施例の回
路系統図、第７図Ａ上は夫々第６図の動作説明用信号波
形図を示す。

第６図中、第３図と同一部分には同一符号を付し、その
説明を省略する。入力端子４より入来した第７図Ａに示
す如き入力パルスはコンデンサＣ１、抵抗Ｒ１よりなる
回路で微分されダイオードＤ，で同図Ｂに示す如く、そ
の正極性パルスのみ取り出されてＤＦＦ２２のクロック
端子に印加される。また上記入力パルスはインバータ２
１により極性を反転され第７図Ｃに示す如きパルスとさ
れた後コンデンサＣ２、抵抗Ｒ２よりなる回路で微分さ
れ、更にダイオードＤ。でその正極性パルスのみ取り出
される。第７図Ｄに示す如きこの正極性パルスはオアゲ
ート２６を経てＸ進カウンタ２３のリセット端子に印加
される一方、オアゲート２５を経てＤＦＦ２２のリセッ
ト端子に印加される。従つて、Ｘ進カウンタ２３は入力
パルスの後縁で計数動作を開始する。また、水晶発振器
１０よりの周．期ＴＲのパルスを計数するＸ進カウンタ
２３のリセットは、ＴＯ＞ＸＴＲのときはカウンタ２３
よりアンドゲート２４、オアゲート２５を通してＤＦＦ
２２のリセット端子に印加されるパルスにより、またＴ
。＜ＸＴＲのときは入力パルスの前縁！でリセットされ
る。これにより、入力パルスが分周されるという現象を
防止できる。ＤＦＦ２２のＱ出力はＴ。＞ＸＴＲのとき
は第７図Ｅに示す如くになり、位相比較器（図示せず）
に供給される。上述の如く、本発明になる周波数弁別器
は、周５波数弁別すべき入力パルスを一定時間遅延せし
め、この遅延パルスと入力パルスとを位相比較して周波
数弁別出力を得る周波数弁別器において、上記一定時間
遅延する手段を、周期ＴＲの基準パルスを発振出力する
基準発振器と、この基準パルスを計数するＮ進カウンタ
と、上記入力パルスの入来によつて開始させてＮカウン
ト後リセットさせ、このリセットを検出して再びＮカウ
ント計数させるという動作を予め定められた回数繰り返
えさせて上記カウンタをリセットしこのリセット状態を
次の入力パルス入来時まで保ち続ける制御回フ路を設け
ることにより、入力パルスの周期が２ＮＴＲより小にな
る場合（例えばモータの速度サーボ系）においても入力
パルスを分周することなく高精度に周波数弁別すること
ができ、また上記カウンタの計数動作開始は入力パルス
の後縁で行・ない、計数動作の停止（リセット）は次の
入力パルスの前縁か又はＸカウント後かいずれか時間の
早い方で行なうことにより、入力パルスの分周を防止で
き、更に基準パルスを入力パルスに同期させることによ
り、ジッタを除去できる等の特長を有するものである。

【図面の簡単な説明】

第１図は従来の周波数弁別器の１例のブロック系統図、
第２図Ａ，Ｂは夫々第１図の動作説明用信号波形図、第
３図は本発明になる周波数弁別器の第１実施例の回路系
統図、第４図Ａ−Ｄは夫々第３図の動作説明用信号波形
図、第５図は本発明になる周波数弁別器の第２実施例の
回路系統図、第６図は本発明になる周波数弁別器の第３
実施例の回路系統図、第７図Ａ上は夫々第６図の動作説
明用信号波形図、第８図Ａ−Ｇは夫々第５図の動作説明
用信号波形図である。５，６，２２・・・Ｄ型フリップフロップ、１０・・・
水晶発振器、１１・・・Ｎ進カウンタ、１３・・・台形
波変換回路、１４・・・アナログゲート、１５・・・ホ
ールド回路、１８・・・カウンタ、１９・・・ラッチ、
２０・・・Ｄ−Ａ変換器、２３・・・Ｘ進カウンタ。

Claims

【特許請求の範囲】１周波数弁別すべき入力パルスを一定時間遅延せしめ
、この遅延パルスと入力パルスとを位相比較して周波数
弁別出力を得る周波数弁別器において、上記一定時間遅
延する手段を、周期Ｔ＿Ｒの基準パルスを発振出力する
基準発振器と、該基準パルスを計数するＮ進カウンタと
、上記入力パルスの入来によつて該カウンタの計数動作
を開始させＮカウント後該カウンタをリセットしこのリ
セットを検出して再びＮカウント計数させる動作を予め
定められた回数繰り返させた後該カウンタをリセットし
このリセット状態を次の入力パルス入来時まで保ち続け
る制御回路とより構成したことを特徴とする周波数弁別
器。２周波数弁別すべき入力パルスを一定時間遅延せしめ
、この遅延パルスと入力パルスとを位相比較して周波数
弁出力を得る周波数弁別器において、上記一定時間遅延
する手段を、周期Ｔ＿Ｒの基準パルスを発振出力する基
準発振器と、該基準パルスを計数するＸ進カウンタと、
上記入力パルスの後縁で該カウンタの計数動作を開始さ
せ該カウンタがＸカウントした時は該カウンタの出力パ
ルスにより該カウンタをリセットせしめ、上記Ｘカウン
ト以前に次の入力パルスが入来したときはこの入力パル
スの前縁で該カウンタをリセットせしめる制御回路とよ
り構成したことを特徴とする周波数弁別器。