JPS6046737B2 - プログラム・レベル切替え方式 - Google Patents
プログラム・レベル切替え方式Info
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- JPS6046737B2 JPS6046737B2 JP53142429A JP14242978A JPS6046737B2 JP S6046737 B2 JPS6046737 B2 JP S6046737B2 JP 53142429 A JP53142429 A JP 53142429A JP 14242978 A JP14242978 A JP 14242978A JP S6046737 B2 JPS6046737 B2 JP S6046737B2
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- Japan
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- program
- signal
- gate
- clock
- program level
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4825—Interrupt from clock, e.g. time of day
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
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- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は割込み制御に関するものてあり、特にデータ処
理システムにおけるプログラム割込み及び優先順位に応
じたプログラム・レベルの切替え制御に関するものてあ
る。
理システムにおけるプログラム割込み及び優先順位に応
じたプログラム・レベルの切替え制御に関するものてあ
る。
従来のデータ処理システムにおいては、プログラム割込
みと優先順位に応じたプログラム・レベルの切替えの制
御とを行なうために、次の2つの方式が採用されている
。
みと優先順位に応じたプログラム・レベルの切替えの制
御とを行なうために、次の2つの方式が採用されている
。
1 外部からの非同期的な処理要求を必要に応じて定期
的に調べる。
的に調べる。
2 外部から非同期的な処理要求を処理装置内部て直接
制御する(マスク及ひ優先順位による制御)。
制御する(マスク及ひ優先順位による制御)。
最初の方式は、主としてプログラム・レベルが1つしか
ない処理装置(命令アドレス・レジスタ条件コード・レ
ジスタ及びローカル・メモリを各々1つしか備えていな
い)に使用されるもので、外部からの非同期的なリクエ
ストがあつた場合には、これを処理するためのプログラ
ムヘの切替えが行なわれる。
ない処理装置(命令アドレス・レジスタ条件コード・レ
ジスタ及びローカル・メモリを各々1つしか備えていな
い)に使用されるもので、外部からの非同期的なリクエ
ストがあつた場合には、これを処理するためのプログラ
ムヘの切替えが行なわれる。
これに対し、2番目の方式を採用している処理装置には
、幾つかのリクエストが同時に出された場合に、そのう
ちの最高の優先順位を有している・リクエストを決定す
るための優先順位回路が備えられねばならず、また命令
アドレス・レジスタ、 5条件コード・レ
ジスタ及びローカル・メモリも優先順位の数だけ設けて
おく必要がある。
、幾つかのリクエストが同時に出された場合に、そのう
ちの最高の優先順位を有している・リクエストを決定す
るための優先順位回路が備えられねばならず、また命令
アドレス・レジスタ、 5条件コード・レ
ジスタ及びローカル・メモリも優先順位の数だけ設けて
おく必要がある。
以下、2番目の方式を採用している処理装置について少
し詳しく説明する。まず、この処理装置は8つの割込み
レベル(0乃至7で表わす)を有しており、各割込みレ
ベルに対応して命令アドレス・レジスタ、条件コード・
レジスタ及びローカル・メモリが備えられているものと
する。
し詳しく説明する。まず、この処理装置は8つの割込み
レベル(0乃至7で表わす)を有しており、各割込みレ
ベルに対応して命令アドレス・レジスタ、条件コード・
レジスタ及びローカル・メモリが備えられているものと
する。
また割込みレベルの優先順位は、レベル0が最も高く、
レベル7が最も低いものとする。これら8つの割込みレ
ベル即ちプログラム・レベルを制御するため、この処理
装置には、必要な優先順位回路と、或る制限された範囲
内で優先順位回路による制御を無効による相異なるマス
ク手段が備えられる。このような8つのプログラム・レ
ベルを有する従来のデータ処理システムにおいては、各
々のプログラム●レベルに対して相異なつたマイクロプ
ログラムが準備される。
レベル7が最も低いものとする。これら8つの割込みレ
ベル即ちプログラム・レベルを制御するため、この処理
装置には、必要な優先順位回路と、或る制限された範囲
内で優先順位回路による制御を無効による相異なるマス
ク手段が備えられる。このような8つのプログラム・レ
ベルを有する従来のデータ処理システムにおいては、各
々のプログラム●レベルに対して相異なつたマイクロプ
ログラムが準備される。
例えば、初期プログラム・ロード、エラーの検出及び診
断、キーボード及びディスプレイ装置を有する操作卓の
ような特定のシステム●コンポーネントの作動、並びに
システムの再構成といつた幾つかのサービス◆タスクを
実行するようなサービス処理装置においては、各プログ
ラム●レベルは次のような機能を有冫している。レベル
0一最高の優先順位を有しており、エラー 検査回
路によて検出された処理装置の エラーを分析し処
理する。
断、キーボード及びディスプレイ装置を有する操作卓の
ような特定のシステム●コンポーネントの作動、並びに
システムの再構成といつた幾つかのサービス◆タスクを
実行するようなサービス処理装置においては、各プログ
ラム●レベルは次のような機能を有冫している。レベル
0一最高の優先順位を有しており、エラー 検査回
路によて検出された処理装置の エラーを分析し処
理する。
ベル1一内部電源の故障時に実行され、特定の3
シーケンスに続いて相異なる内部電源 ユニットを
オフする。
シーケンスに続いて相異なる内部電源 ユニットを
オフする。
ベル2一遠隔サービス端末に関するマイクロプ 口
グラムを有しており、サービス●ス テーシヨンに
配置されているサービス3 処理装置と、これに例
えばスター接続 方式て接続され得る他の処理装置
と を、モデルその他の通信アダプタを介 し
て接続する。
グラムを有しており、サービス●ス テーシヨンに
配置されているサービス3 処理装置と、これに例
えばスター接続 方式て接続され得る他の処理装置
と を、モデルその他の通信アダプタを介 し
て接続する。
ベル3一操作卓に設けられたキーボード、デイ4
スプレィ装置などを作動する。
スプレィ装置などを作動する。
ベル4−サービス処理装置をシステムの他の装 置
に接続するための母線アダプタを制 御する。
に接続するための母線アダプタを制 御する。
4
ベル5一保守及び診断のために、エラー・デー 夕
を例えばデイスケツトに転送して記 憶させる。
を例えばデイスケツトに転送して記 憶させる。
ベル6−システム●ステータスのテスト及び内 部
動作電圧の測定を行なう。
動作電圧の測定を行なう。
ベル7一最低の優先順位を有するもので、すべ て
の一時マイクロプログラム (Transient
micrOprOgr′Am)が含まれ る。
の一時マイクロプログラム (Transient
micrOprOgr′Am)が含まれ る。
上述のプログラム・レベル0乃至7は、何れもマイクロ
プログラムの制御のもとに実行され、或るタスク処理に
対するリクエストが出された場合、これに対応するマイ
クロプログラムは、現在実行中のマイクロプログラムと
は非同期に活動化され得る。
プログラムの制御のもとに実行され、或るタスク処理に
対するリクエストが出された場合、これに対応するマイ
クロプログラムは、現在実行中のマイクロプログラムと
は非同期に活動化され得る。
従つて、幾つかのタスクを並列に即ち非同期的に実行す
ることができる。最高の優先順位を有するリクエストは
、これよりも低い優先順位を有するプログラムに対し、
現在実行中のマイクロ命令と次に実行されるべきマイク
ロ命令との間において割込むことができる。
ることができる。最高の優先順位を有するリクエストは
、これよりも低い優先順位を有するプログラムに対し、
現在実行中のマイクロ命令と次に実行されるべきマイク
ロ命令との間において割込むことができる。
この楊合、次に実行されるべきマイクロ命令のアドレス
、最新の条件コード及び関連するローカル・メモリの内
容は、割込まれたプログラムの実行が再開されるまで、
そのままに保たれる。上述のようなシステムにおいては
、外部からの非同期的なリクエストがあつたとき及び或
るプログラム・レベルの処理が終つたときには、これか
ら処理されるべき各リクエストのうち、何れが最高の優
先順位を有しているかが調べられ、それに応じてプログ
ラムの切替えが行なわれて、対応するマイクロプログラ
ムの制御のもとにリクエストが処理される。しかしなが
ら、前述の2番目の方式に従う割込み制御回路を組込ん
だ処理装置には、次に挙げる3つの欠点がある。1例え
ば故障回路が非同期的なリクエストを出した場合でも(
本来これは無効にされるべきものである)、その優先順
位に応じてプログラムの切替えが行なわれてしまう。
、最新の条件コード及び関連するローカル・メモリの内
容は、割込まれたプログラムの実行が再開されるまで、
そのままに保たれる。上述のようなシステムにおいては
、外部からの非同期的なリクエストがあつたとき及び或
るプログラム・レベルの処理が終つたときには、これか
ら処理されるべき各リクエストのうち、何れが最高の優
先順位を有しているかが調べられ、それに応じてプログ
ラムの切替えが行なわれて、対応するマイクロプログラ
ムの制御のもとにリクエストが処理される。しかしなが
ら、前述の2番目の方式に従う割込み制御回路を組込ん
だ処理装置には、次に挙げる3つの欠点がある。1例え
ば故障回路が非同期的なリクエストを出した場合でも(
本来これは無効にされるべきものである)、その優先順
位に応じてプログラムの切替えが行なわれてしまう。
更に、誤つて呼出されたプログラムの実行による2次的
な影響(パフォーマンスの低下など)も無視できない。
2r静止状態(StatiOnarystate)ョを
予測することは極めて困難であり(場合によつては不可
能である)、従つて予期し得ないオーバーフロ一が生じ
得る。
な影響(パフォーマンスの低下など)も無視できない。
2r静止状態(StatiOnarystate)ョを
予測することは極めて困難であり(場合によつては不可
能である)、従つて予期し得ないオーバーフロ一が生じ
得る。
3回路又はマイクロプログラムによつて引起こされたエ
ラーの分析は、上述のような無制御の処理装置即ち外部
からの割込みリクエストを非同期的に受付けるような処
理装置においては極めて困難であり、また多大の時間を
必要とする。
ラーの分析は、上述のような無制御の処理装置即ち外部
からの割込みリクエストを非同期的に受付けるような処
理装置においては極めて困難であり、また多大の時間を
必要とする。
従つて本発明の目的は、上述のような欠点のない割込み
制御回路を組込んだデータ処理システムを提供すること
にある。
制御回路を組込んだデータ処理システムを提供すること
にある。
本発明に従えば、外部からの割込みリクエストがあつて
も、プログラムが非同期的に切替えられることはない。
も、プログラムが非同期的に切替えられることはない。
割込み時即ちプログラム変更時には、マイクロプログラ
ム自体ではなくて、制御ブ的ンク(例えばプログラム状
況ワード)だけが変更される。高級言語の場合における
制御ブロックは、各々のプログラム・レベルに対して許
容され得る命令のタイプ及び記憶域を決める。本発明の
実施によつて得られる利点は次の通りである。1 プロ
グラムの実行中は、外部の入出力装置からの非同期的な
割込みリクエストがあつても、プログラムの非同期的な
割込み及び変更が生じることはない。
ム自体ではなくて、制御ブ的ンク(例えばプログラム状
況ワード)だけが変更される。高級言語の場合における
制御ブロックは、各々のプログラム・レベルに対して許
容され得る命令のタイプ及び記憶域を決める。本発明の
実施によつて得られる利点は次の通りである。1 プロ
グラムの実行中は、外部の入出力装置からの非同期的な
割込みリクエストがあつても、プログラムの非同期的な
割込み及び変更が生じることはない。
2個々のプログラム・レベルに関連する制御ブロックの
切替えは、命令解釈サイクル中の予め決められた特定の
ステップにおいて同期的に行なわれる。
切替えは、命令解釈サイクル中の予め決められた特定の
ステップにおいて同期的に行なわれる。
以下、添付図面を参照しながら、本発明の実施例につい
て説明する。
て説明する。
第1図は、プログラム割込み及び優先順位に応じたプロ
グラムの切替えを制御するための制御機構の概略を示し
たもので、主データ処理コンプレックス200に接続さ
れている。
グラムの切替えを制御するための制御機構の概略を示し
たもので、主データ処理コンプレックス200に接続さ
れている。
図示の制御機構は、プログラム・レベル切替装置201
、該切替装置201を制御するための切替制御装置20
2、制御信号発生器203及びシーケンス制御装置20
4から成つているが、その中心部は、非同期的なリクエ
ストに応答してプログラム・レベルを同期的に切替える
プログラム・レベル切替装置201である。切替制御装
置202は、プログラム・レベルの同期的切替えのため
一連の制御信号ST−PLO乃至ST−PL7及びLV
−PLO及至LV−PL7を発生する。プログラム・レ
ベル切替装置201は、これらの制御信号の他に2つの
クロック信号T1及びT2をシーケンス制御装置204
から受取る。切替制御装置202は、主データ処理コン
プレックス200及び制御信号発生器203から各々一
連の入力信号を受取る。制御信号発生器203から供給
されるのは、プログラム・レベルの切替えを適切に制御
するための制御信号PIRRO乃至PIRR7、CMO
乃至CM7及びHMSである。これらの制御信号は、シ
ーケンス制御装置204からのビット信号0乃至7、制
御信号SO乃至S3、並びにクロック信号T1及びT2
に応答して発生される。シーケンス制御装置204は、
主データ処理コンプレックス200から母線205を介
して送られてくる命令に応答して、上述のビット信号、
制御信号及びクロック信号を選択的に発生する。第2図
は、解釈プログラムの解釈サイクル(以下、1サイクル
という)及びそれに続く実行サイクル(以下、Eサイク
ルという)を示す流れ図である。
、該切替装置201を制御するための切替制御装置20
2、制御信号発生器203及びシーケンス制御装置20
4から成つているが、その中心部は、非同期的なリクエ
ストに応答してプログラム・レベルを同期的に切替える
プログラム・レベル切替装置201である。切替制御装
置202は、プログラム・レベルの同期的切替えのため
一連の制御信号ST−PLO乃至ST−PL7及びLV
−PLO及至LV−PL7を発生する。プログラム・レ
ベル切替装置201は、これらの制御信号の他に2つの
クロック信号T1及びT2をシーケンス制御装置204
から受取る。切替制御装置202は、主データ処理コン
プレックス200及び制御信号発生器203から各々一
連の入力信号を受取る。制御信号発生器203から供給
されるのは、プログラム・レベルの切替えを適切に制御
するための制御信号PIRRO乃至PIRR7、CMO
乃至CM7及びHMSである。これらの制御信号は、シ
ーケンス制御装置204からのビット信号0乃至7、制
御信号SO乃至S3、並びにクロック信号T1及びT2
に応答して発生される。シーケンス制御装置204は、
主データ処理コンプレックス200から母線205を介
して送られてくる命令に応答して、上述のビット信号、
制御信号及びクロック信号を選択的に発生する。第2図
は、解釈プログラムの解釈サイクル(以下、1サイクル
という)及びそれに続く実行サイクル(以下、Eサイク
ルという)を示す流れ図である。
ステップ4のところで、マスタ・マスクが活動化される
と、プログラム・レベル0乃至7の切替えが行なわれる
。最終的にどのプログラム・レベルへの切替えが行なわ
れるかは、外部プログラム割込み、プログラムされたプ
ログラム割込み及びあとで説明する特別の条件によつて
決まる。プログラム・レベル0乃至7に関連する相異な
つた割込みリクエストは、解釈プログラムの特定の時点
即ち第2図のステップ4での許可される。処理装置のマ
スタ・マスクは、あとて説明するよ”うに、1クロック
・サイクルの間だけオンに切替えられ、次いでオフにさ
れる。このようなマスタ・マスクのオン/オフにより、
種々の割込みリクエストに基くプログラムの切替えが選
択的に抑止又は許可される。このように、マスタ・マス
ク・は特定の期間だけ活動化されるので、非同期的な処
理の同期化が達成される。前述のプログラム・レベル0
乃至7に関連する8種類のタスクは、同じ解釈プログラ
ムによつて実行される。このため、相異なつたプログラ
ム・レベルに関連するプノログラム状況ワード(以下、
PSWという)によつて対応する命令アドレスが解釈プ
ログラムに与えられる。割込みリクエストは、外部の周
辺装置(入出力装置)から与えられることもあるが、プ
ログラムによつて内部的に発生されることもある。
と、プログラム・レベル0乃至7の切替えが行なわれる
。最終的にどのプログラム・レベルへの切替えが行なわ
れるかは、外部プログラム割込み、プログラムされたプ
ログラム割込み及びあとで説明する特別の条件によつて
決まる。プログラム・レベル0乃至7に関連する相異な
つた割込みリクエストは、解釈プログラムの特定の時点
即ち第2図のステップ4での許可される。処理装置のマ
スタ・マスクは、あとて説明するよ”うに、1クロック
・サイクルの間だけオンに切替えられ、次いでオフにさ
れる。このようなマスタ・マスクのオン/オフにより、
種々の割込みリクエストに基くプログラムの切替えが選
択的に抑止又は許可される。このように、マスタ・マス
ク・は特定の期間だけ活動化されるので、非同期的な処
理の同期化が達成される。前述のプログラム・レベル0
乃至7に関連する8種類のタスクは、同じ解釈プログラ
ムによつて実行される。このため、相異なつたプログラ
ム・レベルに関連するプノログラム状況ワード(以下、
PSWという)によつて対応する命令アドレスが解釈プ
ログラムに与えられる。割込みリクエストは、外部の周
辺装置(入出力装置)から与えられることもあるが、プ
ログラムによつて内部的に発生されることもある。
本実施例では、解釈プログラムが特定の回数だけランさ
れた後に開始される内部監視プログラムが、プログラム
●レベル6(PL6)にあるものとする。
れた後に開始される内部監視プログラムが、プログラム
●レベル6(PL6)にあるものとする。
現プログラム・レベルの最後の命令は、解釈プログラム
の各ラン毎に減分される間隔カウンタを条件付ける(第
2図のステップ16,17及び1参照)。間隔カウンタ
はステップ1で減分される度に、その内容が雰になつた
かどうかが調べられる(ステップ2)。
の各ラン毎に減分される間隔カウンタを条件付ける(第
2図のステップ16,17及び1参照)。間隔カウンタ
はステップ1で減分される度に、その内容が雰になつた
かどうかが調べられる(ステップ2)。
もしこれが雰になつていると、プログラムされた割込み
リクエストPIRRによつて、プログラム・レベルPL
6に対するリクエストが呼出される(ステップ3)。間
隔カウンタの内容が雰でないとき又はステップ3に続い
て、プログラム●レベルの切替えを行なうために、ステ
ップ4でマスタ・マスクが活動化される。現在活動中の
プログラム・レベルの優先順位が新しい割込みリクエス
トに対応するプログラム・レベルの優先順位よりも低け
れば、現プログラム・レベルのPSWが保管され、新し
いプログラム●レベルのPSWが取出される(ステップ
5及び6)。ステップ7乃至10から明らかなように、
新しいプログラム・レベルはその優先順位に従つて処理
され、その際、対応するPSWが堆アSWレジスタにロ
ードされる。割込みリクエストの優先順位が調べられる
と、マスタ●マスクはステップ11で再び非活動化され
る。
リクエストPIRRによつて、プログラム・レベルPL
6に対するリクエストが呼出される(ステップ3)。間
隔カウンタの内容が雰でないとき又はステップ3に続い
て、プログラム●レベルの切替えを行なうために、ステ
ップ4でマスタ・マスクが活動化される。現在活動中の
プログラム・レベルの優先順位が新しい割込みリクエス
トに対応するプログラム・レベルの優先順位よりも低け
れば、現プログラム・レベルのPSWが保管され、新し
いプログラム●レベルのPSWが取出される(ステップ
5及び6)。ステップ7乃至10から明らかなように、
新しいプログラム・レベルはその優先順位に従つて処理
され、その際、対応するPSWが堆アSWレジスタにロ
ードされる。割込みリクエストの優先順位が調べられる
と、マスタ●マスクはステップ11で再び非活動化され
る。
このあとは通常の処理ステップに入り、ステップ12で
命令が解読された後、Eサイクルに.入つて、ステップ
13乃至15に示したような操作が実行される。上述の
間隔カウンタはEサイクルの最後にセットされ(ステッ
プ16)、次いで現プログラム・レベルがリセットされ
る(ステップ17)。ステップ11でマスタ・マスクが
非活動化された後は、割込みなしに処理が続けられる。
命令が解読された後、Eサイクルに.入つて、ステップ
13乃至15に示したような操作が実行される。上述の
間隔カウンタはEサイクルの最後にセットされ(ステッ
プ16)、次いで現プログラム・レベルがリセットされ
る(ステップ17)。ステップ11でマスタ・マスクが
非活動化された後は、割込みなしに処理が続けられる。
新しいプログラム●レベルの切替えは、次のIサイクル
でのみ行なわれる。第2図に示したシーケンスにおける
1つの特徴くは、各プログラム●レベルの最後の解釈命
令のEサイクルにおいて、現プログラム●レベルがその
割込みリクエスト(IR又はPIRR)を消去すること
によつてリセットされる点にある(ステップ17)。
でのみ行なわれる。第2図に示したシーケンスにおける
1つの特徴くは、各プログラム●レベルの最後の解釈命
令のEサイクルにおいて、現プログラム●レベルがその
割込みリクエスト(IR又はPIRR)を消去すること
によつてリセットされる点にある(ステップ17)。
プログラム・レベルPL6では、最後の解釈命令の実行
により、間隔カウンタが初期設定される(ステップ16
)。プログラムの解釈中に非同期的なプログラム割込み
及びプログラム切替えが生じるのを阻止すると共に、I
サイクル中の特定の時点において個々のプログラム●レ
ベルに関連する制御ブロック即ちPSWの同期的切替え
を行なう上述のシーケンスは、第3図(制御信号発生器
203)、第5Aノ図乃至第5D図(切替制御装置20
2)、第6図(プログラム・レベル切替装置201)及
び第8図(シーケンス制御装置204)に示した装置に
よつて制御される。
により、間隔カウンタが初期設定される(ステップ16
)。プログラムの解釈中に非同期的なプログラム割込み
及びプログラム切替えが生じるのを阻止すると共に、I
サイクル中の特定の時点において個々のプログラム●レ
ベルに関連する制御ブロック即ちPSWの同期的切替え
を行なう上述のシーケンスは、第3図(制御信号発生器
203)、第5Aノ図乃至第5D図(切替制御装置20
2)、第6図(プログラム・レベル切替装置201)及
び第8図(シーケンス制御装置204)に示した装置に
よつて制御される。
第3図の制御信号発生器203は、プログラ.ム・レベ
ルの同期的切替えを行なわせるために、切替制御装置2
02へ入力される一連の制御信号PIRRO乃至PIR
R7及びCMO乃至CM7を発生する。
ルの同期的切替えを行なわせるために、切替制御装置2
02へ入力される一連の制御信号PIRRO乃至PIR
R7及びCMO乃至CM7を発生する。
PIRRO乃至PIRR7はプログラムされた割込みリ
クエスト信号であり、CMO乃至CM7は共通マスク信
号である。第5A図乃至第5D図に示した切替制御装置
202は、これらの制御信号の他に、プログラム・ベル
・シーケンスを変更させる割込みリクエスト信号1R0
乃至1R7をデータ処理システム中のプログラム割込み
源21(第1図参照)から受取る。
クエスト信号であり、CMO乃至CM7は共通マスク信
号である。第5A図乃至第5D図に示した切替制御装置
202は、これらの制御信号の他に、プログラム・ベル
・シーケンスを変更させる割込みリクエスト信号1R0
乃至1R7をデータ処理システム中のプログラム割込み
源21(第1図参照)から受取る。
これらの割込みリクエスト信号1R0乃至1R7は、図
示していない特別のアダプタ回路によつて発生される。
シーケンス制御装置204からの制御信号SOを一方の
入力に受取るアンド・ゲート22a乃至22h(第3図
)は、主データ処理コンプレックスから制御コマンドと
共にシーケンス制御装置204へ転送されたピン0乃至
7を第1レジスタ23へゲートする働きがある。
示していない特別のアダプタ回路によつて発生される。
シーケンス制御装置204からの制御信号SOを一方の
入力に受取るアンド・ゲート22a乃至22h(第3図
)は、主データ処理コンプレックスから制御コマンドと
共にシーケンス制御装置204へ転送されたピン0乃至
7を第1レジスタ23へゲートする働きがある。
第1レジスタ23に一時記憶された0乃至7は、同じく
シーケンス制御装置204からの制御信号S1によつて
条件付けられるアンド・ゲート24a乃至24hを介し
て、8個のPIRRフリップフロップ25a乃至25h
へ各々セットされ、これによソー連の制御信号PIRR
O乃至PIRR7が発生される。勿論、対応する制御信
号PIRRO乃至PIRR7を発生するのは、フリップ
フロップ25a乃至25hのうちセットされたものだけ
である。他の一連の制御信号即ち共通マスク信号CMO
乃至CM7も、同様なアンド・ゲート23a乃至23、
第2レジスタ27、アンド・ゲート28a乃至28h及
びCMフリップフロップ29a乃至29hの働きによつ
て発生される。
シーケンス制御装置204からの制御信号S1によつて
条件付けられるアンド・ゲート24a乃至24hを介し
て、8個のPIRRフリップフロップ25a乃至25h
へ各々セットされ、これによソー連の制御信号PIRR
O乃至PIRR7が発生される。勿論、対応する制御信
号PIRRO乃至PIRR7を発生するのは、フリップ
フロップ25a乃至25hのうちセットされたものだけ
である。他の一連の制御信号即ち共通マスク信号CMO
乃至CM7も、同様なアンド・ゲート23a乃至23、
第2レジスタ27、アンド・ゲート28a乃至28h及
びCMフリップフロップ29a乃至29hの働きによつ
て発生される。
このうち、アンド・ゲート23a乃至23hは、左側の
アンド・ゲート22a乃至22hと同様に、シーケンス
制御装置204からの制御信号SOに応答して、ビット
信号0乃至7を第2レジスタ27へゲートするが、アン
ド●ゲート28a乃至28hは、S1ではなくS2に応
答して、これらのビット信号0乃至7をCMフリップフ
ロップ29a乃至29hにセットする。第3図の制御信
号発生器203から発生される最後の制御装置は、マス
タ・マスク信号11r!/ISである。
アンド・ゲート22a乃至22hと同様に、シーケンス
制御装置204からの制御信号SOに応答して、ビット
信号0乃至7を第2レジスタ27へゲートするが、アン
ド●ゲート28a乃至28hは、S1ではなくS2に応
答して、これらのビット信号0乃至7をCMフリップフ
ロップ29a乃至29hにセットする。第3図の制御信
号発生器203から発生される最後の制御装置は、マス
タ・マスク信号11r!/ISである。
これは、シーケンス制御装置204からの制御信号S3
によつてセットされるマスタ・マスク●フリップフロッ
プ30から発生される。第5A図乃至第5D図は、切替
制御装置202の詳細を示したもので、非同期的に受取
られた割込みリクエスト(信号1R0乃至1R7によつ
て表わされる)を、活動化されたマスタ・マスクの制御
のもとに、優先順位に従つて順序付ける。前述のように
、マスタ・マスクは、解釈プログラムのIサイクルにお
ける特定の時点(第2図のステップ4)でのみ活動化さ
れ、非同期的な割込みリクエストを同期化するものであ
る。最高の優先順位を有する割込みリクエストは、対応
するプログラム●レベルPLi(1=0,1,・・,7
)のための開始信号ST−PLiを発生させる。優先順
位の低いプログラムから優先順位の高いプログラムへの
切替えは、現プログラムの実行を一時中止して、その最
新の有効PSWを対応するPSWレジスタ(各プログラ
ム●レベルに対して1つずつ備えられる)に保管させる
ための回路装置を必要とする。
によつてセットされるマスタ・マスク●フリップフロッ
プ30から発生される。第5A図乃至第5D図は、切替
制御装置202の詳細を示したもので、非同期的に受取
られた割込みリクエスト(信号1R0乃至1R7によつ
て表わされる)を、活動化されたマスタ・マスクの制御
のもとに、優先順位に従つて順序付ける。前述のように
、マスタ・マスクは、解釈プログラムのIサイクルにお
ける特定の時点(第2図のステップ4)でのみ活動化さ
れ、非同期的な割込みリクエストを同期化するものであ
る。最高の優先順位を有する割込みリクエストは、対応
するプログラム●レベルPLi(1=0,1,・・,7
)のための開始信号ST−PLiを発生させる。優先順
位の低いプログラムから優先順位の高いプログラムへの
切替えは、現プログラムの実行を一時中止して、その最
新の有効PSWを対応するPSWレジスタ(各プログラ
ム●レベルに対して1つずつ備えられる)に保管させる
ための回路装置を必要とする。
第5A図乃至第5D図には、PSW制御信号L■−PL
O乃至L■−PL7を発生するこの回路装置も示されて
いる。活動プログラム・レベルを選択するための第5A
図乃至第5D図に示した回路装置は、一組のオア・ゲー
ト60a乃至60h1第1アンド・ゲート群70a乃至
70h1第2アンド・ゲート群80a乃至80g1第3
アンド・ゲート群90a乃至90h1第4アンド・ゲー
ト群110a乃至110h1一組のフリップフロップ1
00a乃至100h及び1個のオア・ゲート87から成
つている。
O乃至L■−PL7を発生するこの回路装置も示されて
いる。活動プログラム・レベルを選択するための第5A
図乃至第5D図に示した回路装置は、一組のオア・ゲー
ト60a乃至60h1第1アンド・ゲート群70a乃至
70h1第2アンド・ゲート群80a乃至80g1第3
アンド・ゲート群90a乃至90h1第4アンド・ゲー
ト群110a乃至110h1一組のフリップフロップ1
00a乃至100h及び1個のオア・ゲート87から成
つている。
アンド・ゲート70a及び80a乃至80gは、各々の
入力条件が満足されたときに、プログラム●レベル開始
信号ST−PLO乃至ST−PL7を発生する。
入力条件が満足されたときに、プログラム●レベル開始
信号ST−PLO乃至ST−PL7を発生する。
アンド・ゲート70aは、最高の優先順位を有するプロ
グラム・レベルPLOに関連しており、従つてこれより
も優先順位の高い割込みによつて禁止されるということ
がないので、割込みリクエスト信号1R0又はPIRR
O及び共通マスク・ビットCMOが印加されると直ちに
開始信号ST−PLOを発生する。これに対し、プログ
ラム●レベルPLO乃至PL7に各々対応するアンド・
ゲート70b乃至70hは、より高い優先順位の割込み
があつた場合には禁止されねばならないので、それらの
出力を直接開始信号ST−PLl乃至ST−PL7とし
て用いることはできない。開始信号ST−PLl乃至S
T−PL7は、アンド●ゲート70b乃至70hに対応
して各々設けられている第2アンド・ゲート80a乃至
80gによつて発生される。これらの各第2アンド・ゲ
ート80a乃至80gは、対応する第1アンド・ゲート
70b乃至70hが信号を出力し且つより優先順位の高
い割込み関連する第1アンド・ゲート(70aを含む)
からの禁止信号がない場合にのみ、開始信号ST−PL
l乃至ST−PL7を発生する。第1アンド・ゲート7
0a乃至70gの右側の出力から供給される禁止信号は
、各々の左側の出力の反転信号である。例えば、プログ
ラム・レベルノPL2に対応するアンド・ゲート80b
は、アンド・ゲート70cが信号を出力し且つアンド・
ゲート70a及び70bが禁止信号を出力していない場
合にのみ条件付けられて、開始信号ST−PL2を発生
する。このとき、他のアンド・ゲート8−0c乃至80
gは、アンド・ゲート70cからの禁止信号によつて閉
じたままに保たれる。プログラム・レベルの切替えに必
要な別の制御信号は、現プログラム◆レベルの最終ステ
ータスを保管するために、第3アンド・ゲート群90a
フ乃至90h1第4アンド・ゲート群110a乃至11
0h及びフリップフロップ100a乃至100hによつ
て発生される制御信号LV−PLO乃至LV−PL7で
ある。
グラム・レベルPLOに関連しており、従つてこれより
も優先順位の高い割込みによつて禁止されるということ
がないので、割込みリクエスト信号1R0又はPIRR
O及び共通マスク・ビットCMOが印加されると直ちに
開始信号ST−PLOを発生する。これに対し、プログ
ラム●レベルPLO乃至PL7に各々対応するアンド・
ゲート70b乃至70hは、より高い優先順位の割込み
があつた場合には禁止されねばならないので、それらの
出力を直接開始信号ST−PLl乃至ST−PL7とし
て用いることはできない。開始信号ST−PLl乃至S
T−PL7は、アンド●ゲート70b乃至70hに対応
して各々設けられている第2アンド・ゲート80a乃至
80gによつて発生される。これらの各第2アンド・ゲ
ート80a乃至80gは、対応する第1アンド・ゲート
70b乃至70hが信号を出力し且つより優先順位の高
い割込み関連する第1アンド・ゲート(70aを含む)
からの禁止信号がない場合にのみ、開始信号ST−PL
l乃至ST−PL7を発生する。第1アンド・ゲート7
0a乃至70gの右側の出力から供給される禁止信号は
、各々の左側の出力の反転信号である。例えば、プログ
ラム・レベルノPL2に対応するアンド・ゲート80b
は、アンド・ゲート70cが信号を出力し且つアンド・
ゲート70a及び70bが禁止信号を出力していない場
合にのみ条件付けられて、開始信号ST−PL2を発生
する。このとき、他のアンド・ゲート8−0c乃至80
gは、アンド・ゲート70cからの禁止信号によつて閉
じたままに保たれる。プログラム・レベルの切替えに必
要な別の制御信号は、現プログラム◆レベルの最終ステ
ータスを保管するために、第3アンド・ゲート群90a
フ乃至90h1第4アンド・ゲート群110a乃至11
0h及びフリップフロップ100a乃至100hによつ
て発生される制御信号LV−PLO乃至LV−PL7で
ある。
フリップフロップ100a乃至100hは、開始信号S
T−PLO乃至ST−PL7によつて各セットされ、ク
ロック信号T2の印加時に第3アンド●ゲート群90a
乃至90hの出力によつてリセットされる。次に各種信
号のタイミングを示した第4図を参照しながら、上述の
回路装置の動作について説明する。
T−PLO乃至ST−PL7によつて各セットされ、ク
ロック信号T2の印加時に第3アンド●ゲート群90a
乃至90hの出力によつてリセットされる。次に各種信
号のタイミングを示した第4図を参照しながら、上述の
回路装置の動作について説明する。
動作開始時における各信号の状態は、クロックCLlの
ところに示したようになつている。第4図の例では、共
通マスクのビットCMO乃至CM7及びプログラム●レ
ベルPL7に対応するPIRR7ビットがセットされて
いる。マスタ・マスク信号HMSは、クロックCLlか
らCL27までの間の特定の時点において、内部(PI
RR)又は外部(IR)の条件に応じてプログラム●レ
ベルの切替えを行なわせる。プログラム・レベルの切替
えに関する詳細は、第7図のところで説明する。プログ
ラム●レベルの最初の切替えは、マスタ・マスク信号H
MSがオンにされるクロックCL2のところで行なわれ
得るが、このときはまだ割込みリクエスト信号第1R0
乃至1R7が発生されていないので、プログラム●レベ
ルの切替えは行なわれず、従つて、セットされている制
御信号PIRR7によつて表わされるプログラム●レベ
ルPL7の実行が割込みなしに続けられる。
ところに示したようになつている。第4図の例では、共
通マスクのビットCMO乃至CM7及びプログラム●レ
ベルPL7に対応するPIRR7ビットがセットされて
いる。マスタ・マスク信号HMSは、クロックCLlか
らCL27までの間の特定の時点において、内部(PI
RR)又は外部(IR)の条件に応じてプログラム●レ
ベルの切替えを行なわせる。プログラム・レベルの切替
えに関する詳細は、第7図のところで説明する。プログ
ラム●レベルの最初の切替えは、マスタ・マスク信号H
MSがオンにされるクロックCL2のところで行なわれ
得るが、このときはまだ割込みリクエスト信号第1R0
乃至1R7が発生されていないので、プログラム●レベ
ルの切替えは行なわれず、従つて、セットされている制
御信号PIRR7によつて表わされるプログラム●レベ
ルPL7の実行が割込みなしに続けられる。
゛第1図に示した割込み源21は、クロックCL4のと
きに割込みリクエスト信号1R5を発生する。
きに割込みリクエスト信号1R5を発生する。
しかしながら、クロックCL4においては、マスタ・マ
スクがまだ非活動状態にあるので、プログラム●レベル
の切替えは行なわれない。マスタ・マスクは、次のクロ
ックCL5の間に、制御.信号S3によつてセットされ
るマスタ・マスク・フリツプフ咄ンプ30(第3図)か
らマスタ・マスク信号HMSが発生されたときにのみ活
動化される。クロックCL4て発生された割込みリクエ
スト信号1R5に対応するプログラム・レベルPL。5
は、現在活動中のプログラム・レベルPL7より高い優
先順位を有しているので、マスタ・マスクが活動化され
るクロックCL5において、プログラム●レベルPL7
からPL5への切替えが行なわれる。
スクがまだ非活動状態にあるので、プログラム●レベル
の切替えは行なわれない。マスタ・マスクは、次のクロ
ックCL5の間に、制御.信号S3によつてセットされ
るマスタ・マスク・フリツプフ咄ンプ30(第3図)か
らマスタ・マスク信号HMSが発生されたときにのみ活
動化される。クロックCL4て発生された割込みリクエ
スト信号1R5に対応するプログラム・レベルPL。5
は、現在活動中のプログラム・レベルPL7より高い優
先順位を有しているので、マスタ・マスクが活動化され
るクロックCL5において、プログラム●レベルPL7
からPL5への切替えが行なわれる。
第5A図乃至第5D図に示した切替制御装置202の動
作は次の通りである。
作は次の通りである。
まず、クロックCLlの開始時にプログラム●レベルの
選択が行なわれ、プログラム●レベルPL7のPSW7
が現PSWにされる。続いて、プログラム●レベルPL
7の命令が順次に実行される。第3図に示した制御信号
発生器203のPIRRフリップフロップ25hは、P
IRR7ビット信号を発生している。この信号は、第5
B図に示したオア・ゲート60hに印加される。アンド
・ゲート70hは、このオア●ゲート60hの出力の他
に、共通マスク●ビットCM7及びマスタ・マスク信号
HMSを受取るが、第4図に示したように、共通マスク
・ビット〔CM7及びPIRR7ビット信号はオンにさ
れたままであるから、クロックCL2においてマスタ・
マスク信号HMSが発生されると、アンド・ゲート70
hは開かれ、クロックCL2の間そのままに保たれる。
アンド・ゲート80gは、アンド・ゲート70hの出力
信号の他に、アンド●ゲート70a乃至70gからの禁
止信号(右側出力)を受取るように接続されている。
選択が行なわれ、プログラム●レベルPL7のPSW7
が現PSWにされる。続いて、プログラム●レベルPL
7の命令が順次に実行される。第3図に示した制御信号
発生器203のPIRRフリップフロップ25hは、P
IRR7ビット信号を発生している。この信号は、第5
B図に示したオア・ゲート60hに印加される。アンド
・ゲート70hは、このオア●ゲート60hの出力の他
に、共通マスク●ビットCM7及びマスタ・マスク信号
HMSを受取るが、第4図に示したように、共通マスク
・ビット〔CM7及びPIRR7ビット信号はオンにさ
れたままであるから、クロックCL2においてマスタ・
マスク信号HMSが発生されると、アンド・ゲート70
hは開かれ、クロックCL2の間そのままに保たれる。
アンド・ゲート80gは、アンド・ゲート70hの出力
信号の他に、アンド●ゲート70a乃至70gからの禁
止信号(右側出力)を受取るように接続されている。
しかしながら、マスタ・マスクが活動化されるクロック
CL2においては、アンド・ゲート70a乃至70gの
何も禁止信号を発生していないので(アンド・ゲート7
0a乃至70gは閉じたままである)、8個のアンド・
ゲート80a乃至80gのうち、最最後のアンド・ゲー
ト80gだけが条件付けられ、その出力に開始信号ST
−PL7を発生する。この開始信号ST一PL7は、第
5D図のフリップフロップ10hへ送られてこれをセッ
トし、更に第5B図のオア・ゲート87を通つて第5D
図のアンド・ゲート110hの一方に印加れる。アンド
・ゲート110hの他方の入力には、フリップフロップ
100hのセット出力が印加されるので、結局アンド・
ゲート110hの入力条件が満足され、活動状態にされ
たプログラム・レベル(今の場合はPL7)に対するP
SWを現円Wレジスタ1301(第6図)へロードする
ための制御信号LV−PL7がその出力に発生される。
従つて、マスタ・マスクが活動化されたクロックCL2
においては、プログラム・レベルの切替えは行なわれず
、プログラム●レベルPL7が現プログラム●レベルに
なつている。割込みリクエスト信号1R5は、クロック
CL4で発生され、クロックCL7の終りまでオンに保
たれている。
CL2においては、アンド・ゲート70a乃至70gの
何も禁止信号を発生していないので(アンド・ゲート7
0a乃至70gは閉じたままである)、8個のアンド・
ゲート80a乃至80gのうち、最最後のアンド・ゲー
ト80gだけが条件付けられ、その出力に開始信号ST
−PL7を発生する。この開始信号ST一PL7は、第
5D図のフリップフロップ10hへ送られてこれをセッ
トし、更に第5B図のオア・ゲート87を通つて第5D
図のアンド・ゲート110hの一方に印加れる。アンド
・ゲート110hの他方の入力には、フリップフロップ
100hのセット出力が印加されるので、結局アンド・
ゲート110hの入力条件が満足され、活動状態にされ
たプログラム・レベル(今の場合はPL7)に対するP
SWを現円Wレジスタ1301(第6図)へロードする
ための制御信号LV−PL7がその出力に発生される。
従つて、マスタ・マスクが活動化されたクロックCL2
においては、プログラム・レベルの切替えは行なわれず
、プログラム●レベルPL7が現プログラム●レベルに
なつている。割込みリクエスト信号1R5は、クロック
CL4で発生され、クロックCL7の終りまでオンに保
たれている。
クロックCL4で発生された割込みリクエスト信号1R
5は、第5B図のオア・ゲー卜60fを通つてアンド・
ゲート70fに印加される。このとき、PIRR5ビッ
ト信号はまだ発生されていない。アンド・ゲート70f
への第2入力である共通マスク・ビットCM5はオンに
されているが、クロックCL4では、まだマスタ・マス
ク信号HMSが発生されていないので、アンド・ゲート
70fの入力条件は満足されず、従つてステータスの変
更はない。制御信号S3に応答して、第3図のマスタ●
マスク●フリップフロップ30がクロックCL5におい
てマスタ・マスク信号HMSを発生すると、アンド・ゲ
ート70fの入力条件が満足され、その左側出力に信号
を発生する。前述のように、アンド・ゲート70fの右
側出力には、禁止信号が発生される。マスタ・マスク信
号HMSは、クロックCL5の間だけオンに保たれ、従
つてアンド・ゲート70fが開いているのもクロックC
L5の間だけである。アンド・ゲート70fが開かれる
と、アンド・ゲート80eの入力条件は満足されるが、
アンド・ゲート80gの入力条件は、アンド・ゲート7
0fからの禁止信号により満足されない。従つて、クロ
ックCL5においては、開始信号ST−PL5だけが発
生される。この結果、第5D図に示したフリップフロッ
プ100fがセットされ、アンド●ゲート110fはそ
の出力に制御装置LV−PL5を発生する。アンド・ゲ
ート110fからの制御装置LV−PL5は、第6図に
示したプログラム・レベル切替装置201のアンド・ゲ
ート120fへ送られる。
5は、第5B図のオア・ゲー卜60fを通つてアンド・
ゲート70fに印加される。このとき、PIRR5ビッ
ト信号はまだ発生されていない。アンド・ゲート70f
への第2入力である共通マスク・ビットCM5はオンに
されているが、クロックCL4では、まだマスタ・マス
ク信号HMSが発生されていないので、アンド・ゲート
70fの入力条件は満足されず、従つてステータスの変
更はない。制御信号S3に応答して、第3図のマスタ●
マスク●フリップフロップ30がクロックCL5におい
てマスタ・マスク信号HMSを発生すると、アンド・ゲ
ート70fの入力条件が満足され、その左側出力に信号
を発生する。前述のように、アンド・ゲート70fの右
側出力には、禁止信号が発生される。マスタ・マスク信
号HMSは、クロックCL5の間だけオンに保たれ、従
つてアンド・ゲート70fが開いているのもクロックC
L5の間だけである。アンド・ゲート70fが開かれる
と、アンド・ゲート80eの入力条件は満足されるが、
アンド・ゲート80gの入力条件は、アンド・ゲート7
0fからの禁止信号により満足されない。従つて、クロ
ックCL5においては、開始信号ST−PL5だけが発
生される。この結果、第5D図に示したフリップフロッ
プ100fがセットされ、アンド●ゲート110fはそ
の出力に制御装置LV−PL5を発生する。アンド・ゲ
ート110fからの制御装置LV−PL5は、第6図に
示したプログラム・レベル切替装置201のアンド・ゲ
ート120fへ送られる。
この結果、プログラム●レベルPL5のPSW(PSW
5)は、PSW5保管レジスタ130fからアンド・ゲ
ート140f及び1201を通つて現PSWレジスタ1
301へ転送される。堆アSWレジスタ1301の以前
の内容即ちプログラム・レベルPL7のPSW(PSW
7)は、アンド●ゲート1401及び120hを通つて
PSW7保管レジスタ130hに戻される。プログラム
・レベルPL5の命令は、クロックCL5の途中て実行
可能になる(第4図の1PL5J参照)。なお、第5B
図のアンド・ゲート70fが条件付けられたときには、
その禁止出力によつてアンド・ゲート80gは閉じたま
まに保たれるので、第5D図のフリップフロップ100
hがセットされることはなく、従つて、プログラム・レ
ベルPL7からPL5への切替えは誤りなく行なわれる
。
5)は、PSW5保管レジスタ130fからアンド・ゲ
ート140f及び1201を通つて現PSWレジスタ1
301へ転送される。堆アSWレジスタ1301の以前
の内容即ちプログラム・レベルPL7のPSW(PSW
7)は、アンド●ゲート1401及び120hを通つて
PSW7保管レジスタ130hに戻される。プログラム
・レベルPL5の命令は、クロックCL5の途中て実行
可能になる(第4図の1PL5J参照)。なお、第5B
図のアンド・ゲート70fが条件付けられたときには、
その禁止出力によつてアンド・ゲート80gは閉じたま
まに保たれるので、第5D図のフリップフロップ100
hがセットされることはなく、従つて、プログラム・レ
ベルPL7からPL5への切替えは誤りなく行なわれる
。
プログラム・レベルの切替えが行なわれた後のクロック
CL6において制御装置SOが発生され、これにより、
シーケンス制御装置204からのビット0乃至7が、第
3図に示したアンド・ゲート22a乃至22hを通つて
第1レジスタ23へロードされる。
CL6において制御装置SOが発生され、これにより、
シーケンス制御装置204からのビット0乃至7が、第
3図に示したアンド・ゲート22a乃至22hを通つて
第1レジスタ23へロードされる。
次のクロックCL7では制御信号S1が発生され、これ
に応答してアンド・ゲート24fは、第1レジスタ23
にロードされたビット5よりPIRRフリップフロップ
25fをセットする。このフリップフロップ25fは、
PIRR5ビット信号を発生する。第4図に示したよう
に、PIRR5ビット信号は、クロックCL7の後ずつ
とオンに保たれている。PIRR7ビット信号は、最初
からオンに保たれている。割込みリクエスト信号1R5
は、次のクロックCL8でターン・オフされる。
に応答してアンド・ゲート24fは、第1レジスタ23
にロードされたビット5よりPIRRフリップフロップ
25fをセットする。このフリップフロップ25fは、
PIRR5ビット信号を発生する。第4図に示したよう
に、PIRR5ビット信号は、クロックCL7の後ずつ
とオンに保たれている。PIRR7ビット信号は、最初
からオンに保たれている。割込みリクエスト信号1R5
は、次のクロックCL8でターン・オフされる。
割込み源21は、次のクロックCL9で別の割込みリク
エスト信号IR6を発生する。前と同様に、この割込み
リクエスト信号1R6が処理されるのは、次にマスタ・
マスクが活動化されたとき(第4図の例ではクロックC
LlO)である。このとき、前の割込みリクエスト信号
1R5はもはや存在していないが、クロックCL7で発
生されたPIRR5ビット信号が割込みリクエスト信号
1R5に代つて第5B図のオア・ゲート60fに印加さ
れているのて、プログラム・レベルPL5からこれより
も低い優先順位のプログラム・レベルPL6への切替え
は”行なわれない(第4図の1PL6J参照)。割込み
源21は、今まての割込みリクエストよりも高い優先順
位を有する割込みリクエスト信号IR3をクロックCL
l2で発生する。プログラム・レベルを切替えるための
唯一の手段であるマスタ・マスクは、次のクロックCL
l3において活動化される。このクロックCLl3にお
いては、マスタ・マスク信号HMSl割込みリクエスト
信号1R3及ひ1R6、PIRR5及びPIRR7ビッ
ト信号、並びに共通マスク・ビットCMO乃至”CM7
がオンになつており、この結果、プログラム・レベルP
L5からPL3への切替えが行なわれる。このときの、
第5A図乃至第5D図に示した切替制御装置202の動
作は次の通りである。クロックCLlOでマスタ・マス
ク信号が発生されたときには、前の割込みリクエスト信
号■5はターン・オフされているが、これに代るPIR
Rビット信号がオア・ゲート60fに印加されているの
で、アンド●ゲート70fの入力条件は満足される。こ
のとき、アンド・ゲート70a乃至70eは何れも閉じ
られていて、禁止信号を発生していないので、アンド●
ゲート80eの入力条件が満足されて、その出力に開始
信号ST一PL5が発生される。従つて、プログラム切
替えは行なわれない。クロックCLl2で発生された割
込みリクエスト信号1R3は、オア●ゲート60dを通
つてアンド・ゲート70dの1つの入力に印加される。
エスト信号IR6を発生する。前と同様に、この割込み
リクエスト信号1R6が処理されるのは、次にマスタ・
マスクが活動化されたとき(第4図の例ではクロックC
LlO)である。このとき、前の割込みリクエスト信号
1R5はもはや存在していないが、クロックCL7で発
生されたPIRR5ビット信号が割込みリクエスト信号
1R5に代つて第5B図のオア・ゲート60fに印加さ
れているのて、プログラム・レベルPL5からこれより
も低い優先順位のプログラム・レベルPL6への切替え
は”行なわれない(第4図の1PL6J参照)。割込み
源21は、今まての割込みリクエストよりも高い優先順
位を有する割込みリクエスト信号IR3をクロックCL
l2で発生する。プログラム・レベルを切替えるための
唯一の手段であるマスタ・マスクは、次のクロックCL
l3において活動化される。このクロックCLl3にお
いては、マスタ・マスク信号HMSl割込みリクエスト
信号1R3及ひ1R6、PIRR5及びPIRR7ビッ
ト信号、並びに共通マスク・ビットCMO乃至”CM7
がオンになつており、この結果、プログラム・レベルP
L5からPL3への切替えが行なわれる。このときの、
第5A図乃至第5D図に示した切替制御装置202の動
作は次の通りである。クロックCLlOでマスタ・マス
ク信号が発生されたときには、前の割込みリクエスト信
号■5はターン・オフされているが、これに代るPIR
Rビット信号がオア・ゲート60fに印加されているの
で、アンド●ゲート70fの入力条件は満足される。こ
のとき、アンド・ゲート70a乃至70eは何れも閉じ
られていて、禁止信号を発生していないので、アンド●
ゲート80eの入力条件が満足されて、その出力に開始
信号ST一PL5が発生される。従つて、プログラム切
替えは行なわれない。クロックCLl2で発生された割
込みリクエスト信号1R3は、オア●ゲート60dを通
つてアンド・ゲート70dの1つの入力に印加される。
2進1状態にある共通マスク・ビットCM3も、アンド
・ゲート70dの他の入力に印加される。
・ゲート70dの他の入力に印加される。
従つて、次のクロックCLl3で再びマスタ・マスク信
号HMSが発生されると、アンド・ゲート70dの入力
条件が満足され、この結果、対応するアンド・ゲート8
0eはプログラム・レベルPL3開始信号ST−PL3
を発生する。フリップフロップ100f及びアンド●ゲ
ート110f並びにフリップフロップ100d及びアン
ド●ゲート110dによる旧PSW(PSW5)の保管
及び新PSW(PSW3)のロードは前述の通りである
。クロックCLl4で制御装置SOが再び発生されると
、シーケンス制御装置204からのビット0乃至7が再
び制御信号発生器203の第1レジスタ23にロードさ
れる。次のクロックCLl5で制御信号S1が発生され
ると、選択されたPIRRフリップフロップ25dがセ
ットされ、PIRR3ビット信号が発生される。ここで
、本発明の別の特徴である割込みリクエストの抑止につ
いて説明しておく。
号HMSが発生されると、アンド・ゲート70dの入力
条件が満足され、この結果、対応するアンド・ゲート8
0eはプログラム・レベルPL3開始信号ST−PL3
を発生する。フリップフロップ100f及びアンド●ゲ
ート110f並びにフリップフロップ100d及びアン
ド●ゲート110dによる旧PSW(PSW5)の保管
及び新PSW(PSW3)のロードは前述の通りである
。クロックCLl4で制御装置SOが再び発生されると
、シーケンス制御装置204からのビット0乃至7が再
び制御信号発生器203の第1レジスタ23にロードさ
れる。次のクロックCLl5で制御信号S1が発生され
ると、選択されたPIRRフリップフロップ25dがセ
ットされ、PIRR3ビット信号が発生される。ここで
、本発明の別の特徴である割込みリクエストの抑止につ
いて説明しておく。
前述のように、プログラム・レベルPL5からPL3へ
の切替えはクロックCLl3で生じてい3る。
の切替えはクロックCLl3で生じてい3る。
プログラム・レベルPL3でのプログラムの実行が例え
ばプログラム●レベルPL2のプログラムによつて割込
まれるのを阻止したい場合には、プログラム●レベルP
L3のプログラムは、クロックCLl5の開始時からク
ロックCLl7に・終了時まで、プログラム・レベルP
L2に関連する共通マスク●ビットCM2をオフにする
。従つて、例えばクロックCLl5で割込みリクエスト
信号1R2が発生されて、オア・ゲート60cを通つて
アンド・ゲート70cの1つの入力に印加され且つクロ
ックCLl6でマスタ・マスク信号HMSが発生されて
も、共通マスク・ビットCM2がオフになつているため
、アンド・ゲート70cの入力条件は満足されない。こ
のようにして、プログラム・レベルPL3への割込みは
、所定の期間にわたつて(第4図の例ではクロックCL
l7の終了時まで)抑止される。クロックCLl7では
、シーケンス制御装置2j04からの新しいビット0乃
至7が、制御信号SOの発生に伴なつて制御信号発生器
203の第1レジスタ23及び第2レジスタ27へロー
ドされる。
ばプログラム●レベルPL2のプログラムによつて割込
まれるのを阻止したい場合には、プログラム●レベルP
L3のプログラムは、クロックCLl5の開始時からク
ロックCLl7に・終了時まで、プログラム・レベルP
L2に関連する共通マスク●ビットCM2をオフにする
。従つて、例えばクロックCLl5で割込みリクエスト
信号1R2が発生されて、オア・ゲート60cを通つて
アンド・ゲート70cの1つの入力に印加され且つクロ
ックCLl6でマスタ・マスク信号HMSが発生されて
も、共通マスク・ビットCM2がオフになつているため
、アンド・ゲート70cの入力条件は満足されない。こ
のようにして、プログラム・レベルPL3への割込みは
、所定の期間にわたつて(第4図の例ではクロックCL
l7の終了時まで)抑止される。クロックCLl7では
、シーケンス制御装置2j04からの新しいビット0乃
至7が、制御信号SOの発生に伴なつて制御信号発生器
203の第1レジスタ23及び第2レジスタ27へロー
ドされる。
このとき第2レジスタ27へロードされたビット2は2
進1になつているので、次のクロックCLl8で制御信
号S2が発生されると、CMフリップフロップ29cが
セットされて、2進1の共通マスク信号HMSビットC
M2を発生する。従つて、次にマスタ・マスク信号HM
Sが発生されたときには、割込みリクエスト信号1R2
は、プログラム・レベルPL3からPL2への切替えを
起こさせる。これは、クロックCL2Oで行なわれる。
前と同様に、制御信号SO及びS1に応答して、制御信
号発生器203から割込みリクエスト信号1R2の代り
となるPIRR2ビット信号が発生される。
進1になつているので、次のクロックCLl8で制御信
号S2が発生されると、CMフリップフロップ29cが
セットされて、2進1の共通マスク信号HMSビットC
M2を発生する。従つて、次にマスタ・マスク信号HM
Sが発生されたときには、割込みリクエスト信号1R2
は、プログラム・レベルPL3からPL2への切替えを
起こさせる。これは、クロックCL2Oで行なわれる。
前と同様に、制御信号SO及びS1に応答して、制御信
号発生器203から割込みリクエスト信号1R2の代り
となるPIRR2ビット信号が発生される。
このPIRR2ビット信号は、クロックCL25の開始
時にターン・オフされる。これは、制御信号SO(クロ
ックCL24)を用いて制御信号発生器203の第1レ
ジスタのビット2へ2進0をロードし、次の制御信号S
1 (クロックCL25)によつてPIRRフリップフ
ロップ25cをリセットすることにより行なわれる。ク
ロックCL7の開始時にセットされたPIRR5ビット
信号はずつとそのままに保たれているので、クロックC
L9で発生された割込みリクエスト信号1R6は、PI
RR2ビット信号がターン◆オフされてクロックCL2
5で再びマスタ・マスク信号HMSが発生されても、プ
ログラム・レベルPL6への切替えを起こせない。
時にターン・オフされる。これは、制御信号SO(クロ
ックCL24)を用いて制御信号発生器203の第1レ
ジスタのビット2へ2進0をロードし、次の制御信号S
1 (クロックCL25)によつてPIRRフリップフ
ロップ25cをリセットすることにより行なわれる。ク
ロックCL7の開始時にセットされたPIRR5ビット
信号はずつとそのままに保たれているので、クロックC
L9で発生された割込みリクエスト信号1R6は、PI
RR2ビット信号がターン◆オフされてクロックCL2
5で再びマスタ・マスク信号HMSが発生されても、プ
ログラム・レベルPL6への切替えを起こせない。
クロックCL25で発生されたマスタ・マスク信号HM
Sは、第5B図のアンド・ゲート70fを条件付け、こ
れによりアンド・ゲート80eからプログラム・レベル
PL5の開始信号ST−PL5が発生されて、プログラ
ム・レベルPL2からPL5への切替えが行なわれる。
プログラム・レベルPL6に関連するアンド・ゲート8
0fは、アンド・ゲート70fからの禁止信号により、
閉じたままに保たれる。以下、プログラム◆レベルPL
5のプログラムの実行が続けられる。第4図には示して
いないが、これまでの説明から明らかなように、プログ
ラム・レベルPL6への切替えは、プログラム●レベル
PL5での実行が完了し且つより高い優先順位の割込み
リクエストが出されていない場合に行なわれることにな
る。次に、第6図及び第7図を参照しながら、PSWの
交換について説明する。
Sは、第5B図のアンド・ゲート70fを条件付け、こ
れによりアンド・ゲート80eからプログラム・レベル
PL5の開始信号ST−PL5が発生されて、プログラ
ム・レベルPL2からPL5への切替えが行なわれる。
プログラム・レベルPL6に関連するアンド・ゲート8
0fは、アンド・ゲート70fからの禁止信号により、
閉じたままに保たれる。以下、プログラム◆レベルPL
5のプログラムの実行が続けられる。第4図には示して
いないが、これまでの説明から明らかなように、プログ
ラム・レベルPL6への切替えは、プログラム●レベル
PL5での実行が完了し且つより高い優先順位の割込み
リクエストが出されていない場合に行なわれることにな
る。次に、第6図及び第7図を参照しながら、PSWの
交換について説明する。
第6図はプログラム・レベル切替装置201の詳細を示
したものであり、第7図はプログラム・レベルPL4か
らPL2への切替えに伴なうPSWの交換の例を示した
ものである。
したものであり、第7図はプログラム・レベルPL4か
らPL2への切替えに伴なうPSWの交換の例を示した
ものである。
最初は、プログラム●レベルPL4が活動状態にあり、
共通マスク・ビットCM2は2進1になつている。プロ
グラム・レベルPL2に対する割込みリクエスト信号1
R2は、時刻t1で発生される。マスタ・マスク信号H
MSは、時刻T2からTl2までの間オンにされている
。
共通マスク・ビットCM2は2進1になつている。プロ
グラム・レベルPL2に対する割込みリクエスト信号1
R2は、時刻t1で発生される。マスタ・マスク信号H
MSは、時刻T2からTl2までの間オンにされている
。
前述のように、プログラム●レベルの切替えは、この期
間においてのみ行なわれる。PSWの交換に使用される
特別のクロック信号T1及びT2は、シーケンス制御装
置204から供給されるものでは、第7図の例では、ク
ロック信号T1は、時刻T2よりも僅かに遅れた時刻T
3から時刻T6までの間発生され、クロック信号T2は
、時刻T8から時刻Tllまでの間発生される。
間においてのみ行なわれる。PSWの交換に使用される
特別のクロック信号T1及びT2は、シーケンス制御装
置204から供給されるものでは、第7図の例では、ク
ロック信号T1は、時刻T2よりも僅かに遅れた時刻T
3から時刻T6までの間発生され、クロック信号T2は
、時刻T8から時刻Tllまでの間発生される。
第7図から明らかなように、クロック信号T1及びT2
の期間は、何れもマスタ・マスク信号HMSの期間内に
あり、またこれらは互いに重なり合わないように発生さ
れている。更に、クロック信号T1の発生時刻T3とク
ロック信号T2の発生時刻T8とは、活動化されたプロ
グラムのPSWを含む現PSWレジスタ1301(第6
図)の内容が着PSWを受取る前にクリアされるに十分
なだけ離されている。時刻T2においてマスタ・マスク
信号HMSが発生されると、第5A図に示したアンド・
ゲート70c及び80bの入力条件が満足され、プログ
ラム・レベルPL4からPL2への切替えを行なうため
の開始信号ST−PL2が発生される。
の期間は、何れもマスタ・マスク信号HMSの期間内に
あり、またこれらは互いに重なり合わないように発生さ
れている。更に、クロック信号T1の発生時刻T3とク
ロック信号T2の発生時刻T8とは、活動化されたプロ
グラムのPSWを含む現PSWレジスタ1301(第6
図)の内容が着PSWを受取る前にクリアされるに十分
なだけ離されている。時刻T2においてマスタ・マスク
信号HMSが発生されると、第5A図に示したアンド・
ゲート70c及び80bの入力条件が満足され、プログ
ラム・レベルPL4からPL2への切替えを行なうため
の開始信号ST−PL2が発生される。
この開始信号ST−PL2の発生期間は、マスタ・マス
ク信号HMSと同じである。マスタ・マスク信号HMS
及び開始信号ST−PL2の発生と同時に、プログラム
・レベルPL4に関連するPSW(PSW4)を現PS
Wレジスタ1301から取出して対応するPSW4レジ
スタ130eへ保管するための信号LV−PL4が時刻
T2で発生される。
ク信号HMSと同じである。マスタ・マスク信号HMS
及び開始信号ST−PL2の発生と同時に、プログラム
・レベルPL4に関連するPSW(PSW4)を現PS
Wレジスタ1301から取出して対応するPSW4レジ
スタ130eへ保管するための信号LV−PL4が時刻
T2で発生される。
この信号LV−PL4は、前述のようにして、第5C図
のフリップフロップ100e及びアンド・ゲート100
eから発生される。フリップフロップ100eは、プロ
グラム●レベルPL4の開始信号ST−PL4がアンド
・ゲート80dから発生されたときにセットされている
。フリップフロップ100eからのセット出力及びアン
ド・ゲート80bからオア・ゲート87(第5B図)を
通つて送られてくる開始信号ST−PL2によつて条件
付けられたアンド・ゲート110eからの信号LV−P
L4は、アンド・ゲート90eの一方に印加される。ア
ンド・ゲート90eの他方の入力にはクロック信号T2
が供給されるようになつており(他のアンド・ゲート9
0a乃至90hも同じ)、従つて、時刻T8においてク
ロック信号T2が発生されると、アンド・ゲート90e
の入力条件が満足され、その出力によりフリップフロッ
プ100eはリセットされる。従つて、信号LV−PL
4も、時刻T8において滅勢される。実際には、アンド
●ゲート90eフリップフロップ100e及びアンド・
ゲート110eにおける遅延のため、信号LV−PL4
の終了時刻は、クロック信号T2の発生時刻T8よりも
僅かに遅れている。第6図に示したプログラム・レベル
切替装置201は、開始信号ST−PLO乃至ST−P
L7、PSW制御LV−PLO乃至PL7並びにクロッ
ク信−号T1及びT2に応答して、現PSWレジスタT
l3Olに入つているPSW(旧PSW)をPSWレジ
スタ130a乃至130hのうちの1つへ保管すると共
に、選択されたPSWレジスタの内容(新PSW)を現
PSWレジスタ1301へロードすノるものである。
のフリップフロップ100e及びアンド・ゲート100
eから発生される。フリップフロップ100eは、プロ
グラム●レベルPL4の開始信号ST−PL4がアンド
・ゲート80dから発生されたときにセットされている
。フリップフロップ100eからのセット出力及びアン
ド・ゲート80bからオア・ゲート87(第5B図)を
通つて送られてくる開始信号ST−PL2によつて条件
付けられたアンド・ゲート110eからの信号LV−P
L4は、アンド・ゲート90eの一方に印加される。ア
ンド・ゲート90eの他方の入力にはクロック信号T2
が供給されるようになつており(他のアンド・ゲート9
0a乃至90hも同じ)、従つて、時刻T8においてク
ロック信号T2が発生されると、アンド・ゲート90e
の入力条件が満足され、その出力によりフリップフロッ
プ100eはリセットされる。従つて、信号LV−PL
4も、時刻T8において滅勢される。実際には、アンド
●ゲート90eフリップフロップ100e及びアンド・
ゲート110eにおける遅延のため、信号LV−PL4
の終了時刻は、クロック信号T2の発生時刻T8よりも
僅かに遅れている。第6図に示したプログラム・レベル
切替装置201は、開始信号ST−PLO乃至ST−P
L7、PSW制御LV−PLO乃至PL7並びにクロッ
ク信−号T1及びT2に応答して、現PSWレジスタT
l3Olに入つているPSW(旧PSW)をPSWレジ
スタ130a乃至130hのうちの1つへ保管すると共
に、選択されたPSWレジスタの内容(新PSW)を現
PSWレジスタ1301へロードすノるものである。
旧PSWの保管及び新PSWのロードは、アンド・ゲー
ト120a乃至1201及び140a乃至1401を介
して行なわれる。第7図の例では、最初はプログラム・
レベルPL4のプログラムが実行されているので現PS
Wレジスタ1301にはプログラム・レベルPL4のP
SW即ちPSW4が入つている。前述のように、プログ
ラム●レベルPL4からPL2への切替えが行なわれる
ときには、信号ST−PL2乃至ST−PL4が発生さ
れる。信号ST−PL2はアンド・ゲート140cの一
方の入力に印加され、信号LV−PL4はアンド・ゲー
ト120eの一方の入力に印加される。これに続いて、
時刻T3でクロック信号T1が発生されると、現PSW
レジスタ1301に入つていたPSW4は、アンド・ゲ
ート1401及び120eを通てPSW4レジスタ13
0eへ転送される(時刻T4乃至T7)。時刻T8で次
のクロック信号T2が発生されると、PSW2レジスタ
130cの内容即ちPSW2がアンド・ゲート140c
及び1201を通つて、現PSWレジスタ1301へ転
送され(時刻T9乃至Tll)、以後現PSWとして用
いられる。主データ処理コンプレックスは、制御線ST
Lを介して現PSWレジスタ1301をアクセスする。
第7図の例では、プログラム・レベルPL4は時刻T5
で非活動化され、プログラム・レベルPL2は時刻Tl
Oで活動化される。
ト120a乃至1201及び140a乃至1401を介
して行なわれる。第7図の例では、最初はプログラム・
レベルPL4のプログラムが実行されているので現PS
Wレジスタ1301にはプログラム・レベルPL4のP
SW即ちPSW4が入つている。前述のように、プログ
ラム●レベルPL4からPL2への切替えが行なわれる
ときには、信号ST−PL2乃至ST−PL4が発生さ
れる。信号ST−PL2はアンド・ゲート140cの一
方の入力に印加され、信号LV−PL4はアンド・ゲー
ト120eの一方の入力に印加される。これに続いて、
時刻T3でクロック信号T1が発生されると、現PSW
レジスタ1301に入つていたPSW4は、アンド・ゲ
ート1401及び120eを通てPSW4レジスタ13
0eへ転送される(時刻T4乃至T7)。時刻T8で次
のクロック信号T2が発生されると、PSW2レジスタ
130cの内容即ちPSW2がアンド・ゲート140c
及び1201を通つて、現PSWレジスタ1301へ転
送され(時刻T9乃至Tll)、以後現PSWとして用
いられる。主データ処理コンプレックスは、制御線ST
Lを介して現PSWレジスタ1301をアクセスする。
第7図の例では、プログラム・レベルPL4は時刻T5
で非活動化され、プログラム・レベルPL2は時刻Tl
Oで活動化される。
マスタ・マスク信号FIMS及び開始信号ST−PL2
は、時刻Tl2て滅勢される。多くのデータ処理システ
ムは割込みリクエスト信号によるプログラム●レベルの
切替えを行ない得ないようなプログラム・レベルを有し
ているので、このようなプログラム・レベルを実行可能
にするための何らかの手段を備えておく必要があ.る。
は、時刻Tl2て滅勢される。多くのデータ処理システ
ムは割込みリクエスト信号によるプログラム●レベルの
切替えを行ない得ないようなプログラム・レベルを有し
ているので、このようなプログラム・レベルを実行可能
にするための何らかの手段を備えておく必要があ.る。
第2図の例では、プログラム●レベルPL6が相当する
。既に説明したように、このプログラム・レベルPL6
の実行を可能にするため、Eサイクルのステップ16で
セットされた間隔カウンタは、Iサイクルの最初のステ
ップ1で1ずつ減.分される。間隔カウンタのカウント
値が雰になつたことがステップ2で検出されると、プロ
グラム●レベルPL6に対応するPIRR6ビットがス
テップ3でセットされる。このPIRR6ビット信号は
、割込みリクエスト信号1R6の代りに使用されるもの
で、第5B図のオア・ゲート60gを通つてアンド・ゲ
ート70gの1つの入力に印加される。この結果、プロ
グラム●レベルPLO乃至PL5が非活動状態にあると
、割込みリクエスト信号1R6がなくても、プログラム
・レベルPL6への切替えを行なうことができる。これ
まで説明してきたプログラム・レベルの切替えは、プロ
グラム可能なコマンド又は特別の制御回路を用いること
により、使用されるデータ処理システムに応じて自動的
に行なわれる。
。既に説明したように、このプログラム・レベルPL6
の実行を可能にするため、Eサイクルのステップ16で
セットされた間隔カウンタは、Iサイクルの最初のステ
ップ1で1ずつ減.分される。間隔カウンタのカウント
値が雰になつたことがステップ2で検出されると、プロ
グラム●レベルPL6に対応するPIRR6ビットがス
テップ3でセットされる。このPIRR6ビット信号は
、割込みリクエスト信号1R6の代りに使用されるもの
で、第5B図のオア・ゲート60gを通つてアンド・ゲ
ート70gの1つの入力に印加される。この結果、プロ
グラム●レベルPLO乃至PL5が非活動状態にあると
、割込みリクエスト信号1R6がなくても、プログラム
・レベルPL6への切替えを行なうことができる。これ
まで説明してきたプログラム・レベルの切替えは、プロ
グラム可能なコマンド又は特別の制御回路を用いること
により、使用されるデータ処理システムに応じて自動的
に行なわれる。
第1図に示した実施例においては、シーケンス制御装置
204がデータ処理コンプレックス200から母線20
5を通つて送られてくるプログラム可能なノコマンドに
応答してプログラム・レベル切替え自動制御を行なう。
最後に、第8図を参照しながら、このシーケンス制御装
置204について説明する。
204がデータ処理コンプレックス200から母線20
5を通つて送られてくるプログラム可能なノコマンドに
応答してプログラム・レベル切替え自動制御を行なう。
最後に、第8図を参照しながら、このシーケンス制御装
置204について説明する。
シーケンス制御装置204は、次のような3つのタイプ
のコマンドをデータ処理コンプレックス200から受取
る。
のコマンドをデータ処理コンプレックス200から受取
る。
タイプI
OlOl234567SOSlS2XXXタイプ■
10XXXXXXXXXXXXXX
タイプ■
11TiXXXXXXXXXXXXXX
印のビットは2進1及び2進0の何れでもよい。
ビットTiは、クロック信号T1を発生させるときは2
進1であり、クロック信号T2を発生させるときは2進
0である。各コマンドの最初の2ビットROlJ..l
lOJl及びRllJは0Pコードに相当するものてあ
る。各コマンドは所定の順序でデータ処理コンプレック
ス200から母線205を通つてシーケンス制御装置2
04へ送られる。
進1であり、クロック信号T2を発生させるときは2進
0である。各コマンドの最初の2ビットROlJ..l
lOJl及びRllJは0Pコードに相当するものてあ
る。各コマンドは所定の順序でデータ処理コンプレック
ス200から母線205を通つてシーケンス制御装置2
04へ送られる。
各コマンドの最初の2ビット(0Pコード)は、コマン
ド解読装置300へ供給され、コマンドのタイプに応じ
てその出力線11■又は■に2進1信号が発生される。
各コマンドの0Pコードに続く11個のビットは、アン
ド・ゲート301a乃至301Kの一方の入力へ別々に
供給される。各コマンドの最後の3ビットは無視される
。アンド・ゲート301a乃至301kの他方の入力は
、コマンド解続装置300の出力線1に接続されている
。この出力線1には、タイプIのコマンドが検出された
とき、信号が出される。タイプ■のコマンドが検出され
たときには、出力線■に信号が出されるが、この出力信
号は前述の制御信号S3として直接使用される。タイプ
■のコマンドの場合には、該コマンドの3番目のビット
Tiのみが調べられる。このビットTiが2進1であれ
ば、アンド・ゲート302出力信号がクロック信号T1
として使用され、2進0であれば、搬転器304の出力
によつて条件付けられるアンド・ゲート303の出力信
号がクロック信号T2として使用される。なお、コマン
ド解続装置300でタイプIのコマンドが検出されたと
きには、アンド・ゲート301a乃至301kが条件付
けられ、該コマンドのビット3乃至13即ち前述のビッ
ト信号0乃至7及び制御信号SO乃至S2が出力される
。タイプIのコマンドに含まれるビット信号0乃至7は
、第3図に示した制御信号発生器203へ送られて、そ
の第1レジスタ23及び第2レジスタ27に一時記憶さ
れ、続いてPIRRフリップフロップ25a乃至25h
又はCMフリップフロップ29a乃至29hへ選択的に
セットされる。
ド解読装置300へ供給され、コマンドのタイプに応じ
てその出力線11■又は■に2進1信号が発生される。
各コマンドの0Pコードに続く11個のビットは、アン
ド・ゲート301a乃至301Kの一方の入力へ別々に
供給される。各コマンドの最後の3ビットは無視される
。アンド・ゲート301a乃至301kの他方の入力は
、コマンド解続装置300の出力線1に接続されている
。この出力線1には、タイプIのコマンドが検出された
とき、信号が出される。タイプ■のコマンドが検出され
たときには、出力線■に信号が出されるが、この出力信
号は前述の制御信号S3として直接使用される。タイプ
■のコマンドの場合には、該コマンドの3番目のビット
Tiのみが調べられる。このビットTiが2進1であれ
ば、アンド・ゲート302出力信号がクロック信号T1
として使用され、2進0であれば、搬転器304の出力
によつて条件付けられるアンド・ゲート303の出力信
号がクロック信号T2として使用される。なお、コマン
ド解続装置300でタイプIのコマンドが検出されたと
きには、アンド・ゲート301a乃至301kが条件付
けられ、該コマンドのビット3乃至13即ち前述のビッ
ト信号0乃至7及び制御信号SO乃至S2が出力される
。タイプIのコマンドに含まれるビット信号0乃至7は
、第3図に示した制御信号発生器203へ送られて、そ
の第1レジスタ23及び第2レジスタ27に一時記憶さ
れ、続いてPIRRフリップフロップ25a乃至25h
又はCMフリップフロップ29a乃至29hへ選択的に
セットされる。
前述のように、制御信号SO乃至S3は、プログラム●
レベルの切替え必要な信号PIRRO乃至PIRR7、
CMO乃至CM7及びHMSを制御信号発生器203か
ら選択的に発生させるために用いられる。図面の簡単な
説明第1図は本発明の実施例を示すブロック図、第2図
はプログラム・レベルの切替えに必要な各操作を示す流
れ図、第3図は制御信号発生器203の詳細を示すブロ
ック図、第4図は本発明の実施例の動作の一例を示す各
種信号のタイミング図、第5図は第5A図乃至第5D図
のつながりを示すブロック図、第5A図乃至第5D図は
切替制御装置202の詳細を示すブロック図、第6図は
プログラム・レベル切替装置201の詳細を示すブロッ
ク図、第7図はプログラム・レベル切替装置201の動
作の一例を示す各種信号のタイミング図、第8図はシー
ケンス制御装置204の詳細を示すブロック図である。
レベルの切替え必要な信号PIRRO乃至PIRR7、
CMO乃至CM7及びHMSを制御信号発生器203か
ら選択的に発生させるために用いられる。図面の簡単な
説明第1図は本発明の実施例を示すブロック図、第2図
はプログラム・レベルの切替えに必要な各操作を示す流
れ図、第3図は制御信号発生器203の詳細を示すブロ
ック図、第4図は本発明の実施例の動作の一例を示す各
種信号のタイミング図、第5図は第5A図乃至第5D図
のつながりを示すブロック図、第5A図乃至第5D図は
切替制御装置202の詳細を示すブロック図、第6図は
プログラム・レベル切替装置201の詳細を示すブロッ
ク図、第7図はプログラム・レベル切替装置201の動
作の一例を示す各種信号のタイミング図、第8図はシー
ケンス制御装置204の詳細を示すブロック図である。
21・・・・・割込み源、200・・・・・・データ処
理コンプレックス、201・・・・・・プログラム●レ
ベル切替装置、202・・・・・・切替制御装置、20
3・・・・・制御信号発生器、204・・・・・・シー
ケンス制御装置、CMO乃至CM7・・・・・・共通マ
スク信号、HMS・・・・マスタ・マスク信号、1R0
乃至1R7・・・・・・割込みリクエスト信号、L■−
PLO乃至L■−PL7・・・PSW制御信号、PIR
RO乃至PlRR7・・・・・・プログラムされた割込
みリクエスト信号、ST−PLO乃至ST−PL7・・
・・・・開始信号、SO乃至S3・・・・・・制御信号
、T1及びT2・・・・・・クロック信号。
理コンプレックス、201・・・・・・プログラム●レ
ベル切替装置、202・・・・・・切替制御装置、20
3・・・・・制御信号発生器、204・・・・・・シー
ケンス制御装置、CMO乃至CM7・・・・・・共通マ
スク信号、HMS・・・・マスタ・マスク信号、1R0
乃至1R7・・・・・・割込みリクエスト信号、L■−
PLO乃至L■−PL7・・・PSW制御信号、PIR
RO乃至PlRR7・・・・・・プログラムされた割込
みリクエスト信号、ST−PLO乃至ST−PL7・・
・・・・開始信号、SO乃至S3・・・・・・制御信号
、T1及びT2・・・・・・クロック信号。
Claims (1)
- 1 複数のプログラム・レベルを有し、選択されたプロ
グラム、レベルにおけるプログラムの命令が共通の解釈
プログラムの制御のもとに解釈されて実行されるように
なつているデータ処理システムにおいて、上記解釈プロ
グラムの命令解釈サイクルにプログラム・レベル切替え
のためのマスク制御信号を発生するステップを含ませて
おき、有効な割込み表示のある1以上のプログラム・レ
ベルのうち最高優先順位のプログラム・レベルを上記マ
スク制御信号が発生されている間においてのみ選択し、
該選択したプログラム・レベルの命令を上記命令解釈サ
イクルに続く実行サイクルで実行するようにしたことを
特徴とするプログラム・レベル切替え方式。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399145U (ja) * | 1990-01-29 | 1991-10-16 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0059293B1 (fr) * | 1981-02-27 | 1985-07-03 | International Business Machines Corporation | Procédé et dispositif pour l'attribution sélective de ressources d'une unité de commande à un parmi plusieurs utilisateurs |
US4736318A (en) * | 1985-03-01 | 1988-04-05 | Wang Laboratories, Inc. | Data processing system having tunable operating system means |
US5021945A (en) * | 1985-10-31 | 1991-06-04 | Mcc Development, Ltd. | Parallel processor system for processing natural concurrencies and method therefor |
US4809218A (en) * | 1986-01-29 | 1989-02-28 | Digital Equipment Corporation | Apparatus and method for increased system bus utilization in a data processing system |
FR2604543B1 (fr) * | 1986-09-30 | 1989-04-07 | Sfena | Procede et dispositif pour l'optimalisation des performances de primitives temps reel d'un noyau d'executif temps reel sur des structures multiprocesseurs |
US4823304A (en) * | 1987-01-15 | 1989-04-18 | International Business Machines Incorporated | Method of providing synchronous message exchange in an asychronous operating environment |
US5291581A (en) * | 1987-07-01 | 1994-03-01 | Digital Equipment Corporation | Apparatus and method for synchronization of access to main memory signal groups in a multiprocessor data processing system |
US5193179A (en) * | 1988-08-09 | 1993-03-09 | Harris Corporation | Activity monitor system non-obtrusive statistical monitoring of operations on a shared bus of a multiprocessor system |
US5201052A (en) * | 1989-02-10 | 1993-04-06 | Fujitsu Limited | System for transferring first and second ring information from program status word register and store buffer |
US5057997A (en) * | 1989-02-13 | 1991-10-15 | International Business Machines Corp. | Interruption systems for externally changing a context of program execution of a programmed processor |
US5291603A (en) * | 1991-03-14 | 1994-03-01 | Westinghouse Electric Corp. | Microprocessor system with multiple interrupts masked for use in electronic control or monitoring of various solid-state products |
US5469571A (en) * | 1991-07-15 | 1995-11-21 | Lynx Real-Time Systems, Inc. | Operating system architecture using multiple priority light weight kernel task based interrupt handling |
JP2685712B2 (ja) * | 1994-03-30 | 1997-12-03 | 株式会社サンポウロック | ハンドルロック |
DE19535546B4 (de) * | 1995-09-25 | 2004-04-08 | Siemens Ag | Verfahren zum Betreiben eines durch ein Realzeit-Betriebssystem gesteuerten Realzeit-Computersystems |
US5905913A (en) * | 1997-04-24 | 1999-05-18 | International Business Machines Corporation | System for collecting a specified number of peripheral interrupts and transferring the interrupts as a group to the processor |
US5961622A (en) * | 1997-10-23 | 1999-10-05 | Motorola, Inc. | System and method for recovering a microprocessor from a locked bus state |
US20050021894A1 (en) * | 2003-07-24 | 2005-01-27 | Renesas Technology America, Inc. | Method and system for interrupt mapping |
US7386642B2 (en) * | 2005-01-28 | 2008-06-10 | Sony Computer Entertainment Inc. | IO direct memory access system and method |
US7680972B2 (en) * | 2005-02-04 | 2010-03-16 | Sony Computer Entertainment Inc. | Micro interrupt handler |
JP2006216042A (ja) * | 2005-02-04 | 2006-08-17 | Sony Computer Entertainment Inc | 割り込み処理のためのシステムおよび方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50140230A (ja) * | 1974-04-26 | 1975-11-10 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE634161A (ja) * | 1962-07-03 | |||
US3290658A (en) * | 1963-12-11 | 1966-12-06 | Rca Corp | Electronic computer with interrupt facility |
GB1105244A (en) * | 1964-09-04 | 1968-03-06 | Automatic Telephone & Elect | Improvements in or relating to data processing systems |
US3643229A (en) * | 1969-11-26 | 1972-02-15 | Stromberg Carlson Corp | Interrupt arrangement for data processing systems |
US3789365A (en) * | 1971-06-03 | 1974-01-29 | Bunker Ramo | Processor interrupt system |
GB1397438A (en) * | 1971-10-27 | 1975-06-11 | Ibm | Data processing system |
GB1381885A (en) * | 1972-01-05 | 1975-01-29 | Robotron Veb K | Data processing unit |
US3828325A (en) * | 1973-02-05 | 1974-08-06 | Honeywell Inf Systems | Universal interface system using a controller to adapt to any connecting peripheral device |
RO58198A2 (ja) * | 1973-03-13 | 1975-06-15 | ||
US4086626A (en) * | 1974-10-07 | 1978-04-25 | Fairchild Camera And Instrument Corporation | Microprocessor system |
US3984813A (en) * | 1974-10-07 | 1976-10-05 | Fairchild Camera And Instrument Corporation | Microprocessor system |
FR2296221A1 (fr) * | 1974-12-27 | 1976-07-23 | Ibm France | Systeme de traitement du signal |
US3984820A (en) * | 1975-06-30 | 1976-10-05 | Honeywell Information Systems, Inc. | Apparatus for changing the interrupt level of a process executing in a data processing system |
US4047161A (en) * | 1976-04-30 | 1977-09-06 | International Business Machines Corporation | Task management apparatus |
US4103329A (en) * | 1976-12-28 | 1978-07-25 | International Business Machines Corporation | Data processing system with improved bit field handling |
US4104721A (en) * | 1976-12-30 | 1978-08-01 | International Business Machines Corporation | Hierarchical security mechanism for dynamically assigning security levels to object programs |
-
1977
- 1977-12-09 DE DE2754890A patent/DE2754890C2/de not_active Expired
-
1978
- 1978-10-24 FR FR7830983A patent/FR2411442B1/fr not_active Expired
- 1978-10-30 CH CH1117378A patent/CH637230A5/de not_active IP Right Cessation
- 1978-11-20 JP JP53142429A patent/JPS6046737B2/ja not_active Expired
- 1978-11-20 US US05/962,549 patent/US4247894A/en not_active Expired - Lifetime
- 1978-11-24 AU AU41924/78A patent/AU518925B2/en not_active Expired
- 1978-11-27 SE SE7812174A patent/SE7812174L/xx unknown
- 1978-11-28 IT IT30248/78A patent/IT1160270B/it active
- 1978-12-01 ES ES475616A patent/ES475616A1/es not_active Expired
- 1978-12-05 CA CA317,422A patent/CA1115851A/en not_active Expired
- 1978-12-06 GB GB7847445A patent/GB2009981B/en not_active Expired
- 1978-12-11 BR BR7808126A patent/BR7808126A/pt unknown
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS50140230A (ja) * | 1974-04-26 | 1975-11-10 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0399145U (ja) * | 1990-01-29 | 1991-10-16 |
Also Published As
Publication number | Publication date |
---|---|
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GB2009981A (en) | 1979-06-20 |
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ES475616A1 (es) | 1979-04-01 |
AU4192478A (en) | 1979-06-14 |
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