JPS6045386B2 - electronic clock - Google Patents

Description

【発明の詳細な説明】 本発明は電子時計に関し、詳細には電子時計における例
えば時刻調整に必要な計数調整信号を発出する改良され
た電子時計回路に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronic timepiece, and more particularly to an improved electronic timepiece circuit that issues a count adjustment signal necessary for adjusting the time, for example, in an electronic timepiece.

一般に液晶表示の電子時計は、水晶発振器の出力、例え
ば１２８Ｈ２の周波数を第１の分周回路を通すことによ
り１Ｈ２を得て１秒信号とし、この１秒信号を印進カウ
ンタにより計数して１分信号を得て、これ等の信号を液
晶表示素子へ送ると同時に、他方前述の１２８Ｈ２の周
波数を１１４分周した３２Ｈ２により液晶表示素子を常
時交流駆動することによりディジタル表示を行つている
。In general, an electronic watch with a liquid crystal display passes the output of a crystal oscillator, for example, a frequency of 128H2, through a first frequency dividing circuit to obtain 1H2 as a 1-second signal, and this 1-second signal is counted by an impression counter to give 1 second signal. At the same time, digital display is performed by constantly driving the liquid crystal display element using 32H2, which is obtained by dividing the frequency of 128H2 by 114, to AC drive the liquid crystal display element.

かくの如き電子時計の時刻合せは、スイッチ素子を例え
ば２ケ用い、第１のスイッチて第１の分周回路及び印進
カウンタをリセットしておき、時刻調整用の計数調整信
号を発生させるために別に設けられた第２の分周回路の
出力を第２のスイッチでゲートし、例えば１Ｈ２の計数
調整信号を得ている。To adjust the time of such an electronic clock, for example, two switch elements are used, and the first switch resets the first frequency dividing circuit and the advance counter, and generates a count adjustment signal for time adjustment. The output of a second frequency dividing circuit provided separately is gated by a second switch to obtain, for example, a 1H2 count adjustment signal.

この１Ｈ２信号によつて液晶表示素子を駆動して、所定
の時刻の時及び／又は分になるまで第２のスイッチをオ
ンしておき、この所定の時刻を液晶が表示したとき、第
２のスイッチをオフしてゲートを閉じ、１Ｈ２の計数調
整信号をオフとする。この状態で、正規時報（時刻を合
わせるべき上記所定の実際の時刻）と同時に再び第１の
スイッチにより第１の分周回路と叩進カウンタとをリセ
ット解除して正規計数を行わせるという方法に一より時
刻合せが完了する。上述の除来の電子時計の計数回路を
第１図を用いて説明すると、水晶発振器の１２８Ｈ２の
出力信号を、液晶表示素子を常時交流駆動するための３
２Ｈ２）信号／を得る１ハ分周回路２に入力する。The liquid crystal display element is driven by this 1H2 signal, and the second switch is turned on until the hour and/or minute of a predetermined time is reached. When the liquid crystal displays this predetermined time, the second switch Turn off the switch, close the gate, and turn off the 1H2 count adjustment signal. In this state, at the same time as the regular time signal (the predetermined actual time at which the time should be set), the first frequency dividing circuit and advance counter are reset and canceled again using the first switch to perform regular counting. The time setting is completed from the beginning. To explain the counting circuit of the above-mentioned electronic clock using FIG. 1, the 128H2 output signal of the crystal oscillator is converted into a
2H2) input to the 1/2 frequency divider circuit 2 which obtains the signal /.

こノの１１４分周回路２の出力は又１秒信号３を得るた
めの第１の分周回路４に入力されると同時に更に、第２
の分周回路５へ入力され１Ｈ２を得る。第１の分周回路
４の１秒信号は印進カウンタ６に入力され１分信号７を
出力して液晶を動作させる。５第１の分周回路４を構成
する５ケの１１２分周回路及び卯進カウンタ６はそれぞ
れ第１のスイッチよりの信号８によつてリセットされる
様になつている。The output of this 114 frequency divider circuit 2 is also input to the first frequency divider circuit 4 for obtaining the 1 second signal 3.
is input to the frequency dividing circuit 5 to obtain 1H2. The 1-second signal from the first frequency dividing circuit 4 is input to the print counter 6, which outputs the 1-minute signal 7 to operate the liquid crystal. 5 The five 112 frequency divider circuits constituting the first frequency divider circuit 4 and the advance counter 6 are each reset by a signal 8 from the first switch.

２入力ゲート回路９の１つの入力には第２の分周回路５
の１Ｈｚ出力信号が接続され、他の入力には第２のスイ
ッチよりの信号１０がインバータ１１を介して接続され
ている。A second frequency divider circuit 5 is connected to one input of the two-input gate circuit 9.
A 1 Hz output signal from the second switch is connected to the other input, and a signal 10 from the second switch is connected to the other input via an inverter 11.

この２入力ゲート回路９の出力１２には計数調整用の１
Ｈｚ信号がゲート出力される。この回路構成により、前
述した如き第１及び第２のスイッチ動作を行わしめて時
刻合せを完了すればよく、この場合の計数誤差は最大３
１．２５ｒｒＬＳ（１１３２Ｈｚ）となり、十分実用可
能である。The output 12 of this 2-input gate circuit 9 has a 1 for counting adjustment.
A Hz signal is gated out. With this circuit configuration, it is only necessary to perform the first and second switch operations as described above to complete the time adjustment, and the counting error in this case is at most 3.
The frequency is 1.25rrLS (1132Hz), which is sufficiently practical.

しかしながら、か）る従来の回路構成では、分周回路を
２組必要とするため、回路の集積化に際し回路の構成要
素が増加することになり得策ではない。回路構成要素の
減少が切望されている現状においては、第１図の回路は
集積化には不利な回路てある。本発明の目的は、回路構
成素子数を減少して集積化に適した電子時計を提供する
ことにある。However, since such a conventional circuit configuration requires two sets of frequency dividing circuits, the number of circuit components increases when the circuit is integrated, which is not a good idea. In the current situation where it is desired to reduce the number of circuit components, the circuit shown in FIG. 1 is not suitable for integration. An object of the present invention is to provide an electronic timepiece suitable for integration by reducing the number of circuit components.

本発明の電子時計は所定の発振周波数から計時用信号を
得る複数の分周段て構成された分周回路と、その計時用
信号を用いて時間表示を行なう表示部と、スイッチと、
このスイッチの操作により所定の分周段から得られる信
号を出力するゲート回路と、このゲート回路から得られ
る信号を用い５て表示部を介する時間表示を変更する手
段とを含むことを特徴とする。本発明の電子時計によれ
ば、従来の電子時計に必要であつた計数調整信号発生用
の第２の分周回路を別に設けることなく、１つの分周回
路を通常！の時刻計数用と計数調整用とに共用可能であ
るため、回路素子数がその分だけ減少し集積回路に適し
た回路となる。The electronic timepiece of the present invention includes a frequency dividing circuit configured with a plurality of frequency division stages that obtains a timekeeping signal from a predetermined oscillation frequency, a display section that displays time using the timekeeping signal, and a switch.
The present invention is characterized in that it includes a gate circuit that outputs a signal obtained from a predetermined frequency division stage by operating this switch, and means for changing the time display via the display section using the signal obtained from this gate circuit. . According to the electronic timepiece of the present invention, there is no need to separately provide a second frequency dividing circuit for generating a count adjustment signal, which is required in conventional electronic watches, and only one frequency dividing circuit can be used. Since the circuit can be used both for time counting and counting adjustment, the number of circuit elements is reduced accordingly, making the circuit suitable for integrated circuits.

なお、時刻調整後の誤差は従来のそれと同等である。従
つて本発明の電子時計は、特性面ては従来の電子時計の
特性を維持し、ｊ素子数の大巾な減少が可能となつてい
る。以下本発明をよりよく理解するために第２，３図を
用いて詳細に説明する。Note that the error after time adjustment is the same as that of the conventional method. Therefore, the electronic timepiece of the present invention maintains the characteristics of the conventional electronic timepiece in terms of characteristics, and can greatly reduce the number of j elements. In order to better understand the present invention, the present invention will be explained in detail below using FIGS. 2 and 3.

第２図は本発明の一実施例を示す回路ブロック図であり
、第３図は第２図の回路ブロックにおける各部のタイミ
ング波弓形を示す。図において、水晶発振器の１２８Ｈ
ｚの出力信号を、液晶表示素子を常時交流駆動するため
の３２ＨＺ１信号２１を得る１１４分周回路２２に入力
する。FIG. 2 is a circuit block diagram showing one embodiment of the present invention, and FIG. 3 shows timing waveforms of various parts in the circuit block of FIG. 2. In the figure, 128H of the crystal oscillator
The output signal of z is input to a 114 frequency divider circuit 22 which obtains a 32Hz1 signal 21 for constantly AC driving the liquid crystal display element.

この１１４分周回路２２は、１ノ２分周器２３及び２４
より構成されている。この３２Ｈｚ信号２１は又分周回
路２５へ入力され１Ｈｚに分周されて計数用の１秒信号
２６となり、更にこの１秒信号２６は（１）進カウンタ
２７により１分信号２８となる。これ等１秒信号２６及
び１分信号２８は先の３２Ｈｚ液晶駆動信号２１と共に
液晶表示素子へ送られ時刻をディジタル表示するもので
ある。分周回路２５は５個の１１２分周器２９〜３３よ
り成り３２Ｈｚの入つ力信号を分周し１Ｈｚ信号として
いる。 時刻調整用の第１のスイッチ３４は、常時は電
源３５の負側に接続されており、この負電位（低レベル
）はインバータ３６により反転され、Ｄ型フリップ・フ
ロップ（Ｄ−ＦＦ）３７のクロック７入力となる。This 114 frequency divider circuit 22 includes 1 to 2 frequency dividers 23 and 24.
It is composed of This 32 Hz signal 21 is also input to the frequency dividing circuit 25 and frequency-divided to 1 Hz to become a 1 second signal 26 for counting, and this 1 second signal 26 is further converted into a 1 minute signal 28 by a (1) base counter 27. These 1 second signal 26 and 1 minute signal 28 are sent to the liquid crystal display element together with the 32 Hz liquid crystal drive signal 21 to digitally display the time. The frequency dividing circuit 25 is composed of five 112 frequency dividers 29 to 33, and divides the input signal of 32 Hz into a 1 Hz signal. The first switch 34 for time adjustment is normally connected to the negative side of the power supply 35, and this negative potential (low level) is inverted by the inverter 36 and applied to the D-type flip-flop (D-FF) 37. Clock 7 input.

Ｄ−ＦＦ３７の出力は二人力ＡＮＤゲート３８の一人力
となつており、ＡＮＤゲート３８の出力は分周回路２５
を構成する１１２分周器２９〜３３のリセット入力とな
る。又Ｄ−ＦＦ３７の出力はそのま）印進カウンタ２７
のリセット入゛力となつている。 時刻調整用の第２の
スイッチ３９は、常時は電源４０の負側に接続されてお
り、この低レベルはインバータ４１を介してＡＮＤゲー
ト３８の他の入力となると同時に、２入力０Ｒゲート４
２の一人力となつている。The output of the D-FF 37 is the output of the two-person AND gate 38, and the output of the AND gate 38 is the output of the frequency dividing circuit 25.
It serves as a reset input for the 112 frequency dividers 29 to 33 that constitute the . Also, the output of D-FF37 remains unchanged) Impression counter 27
It serves as the reset input for the The second switch 39 for time adjustment is normally connected to the negative side of the power supply 40, and this low level becomes the other input of the AND gate 38 via the inverter 41, and at the same time, the 2-input 0R gate 4
2 has become a single-handed force.

一方１Ｈｚ信号２６は０Ｒゲート４２の他の入力となり
、ゲート４２の出力は計数調整用信号出力端子４３とな
つている。 なお、スイッチ３４は、常時は前述した如
く低レベルを出力しているが、スイッチ投入されると、
その投入時間にか）わらず、電源３５の正側に瞬間的に
接続され、後述する高レベルの単発パルスを発生するも
のとし、Ｄ−ＦＦ３７はこの単発パルスを受ける毎にそ
の出力状態が反転するものとする。On the other hand, the 1 Hz signal 26 becomes the other input of the 0R gate 42, and the output of the gate 42 becomes the count adjustment signal output terminal 43. Note that the switch 34 normally outputs a low level as described above, but when the switch is turned on,
It is assumed that the D-FF 37 is instantaneously connected to the positive side of the power supply 35 and generates a high-level single pulse, which will be described later, regardless of its input time), and the output state of the D-FF 37 is reversed every time it receives this single pulse. It shall be.

すなわちＤ−ＦＦ３７の出力はスイツ（ チ３４の投
入毎に状態が反転する。又、スイッチ３９は常時は前述
した如く低レベルを出力しているが、スイッチ投入され
ると、投入期間電源４０の正側に接続されてその出力に
高レベルを維持し、投入を解除すると最初の状態に復帰
し低レベ′， ルを出力するものとする。 又、１１
２分周器２９〜３３及び６０進カウンタ２７は高レベル
のリセットパルス入力によりリセットされるものとする
。That is, the state of the output of the D-FF 37 is reversed each time the switch 34 is turned on.Also, the switch 39 normally outputs a low level as described above, but when the switch is turned on, the power supply 40 is turned on during the turn-on period. It shall be connected to the positive side to maintain its output at a high level, and when the input is released, it will return to the initial state and output a low level.
It is assumed that the 2 frequency dividers 29 to 33 and the sexagesimal counter 27 are reset by inputting a high level reset pulse.

か）る回路構成により、時刻調整方法を第３図を用い
て説明する。A time adjustment method using the circuit configuration will be explained with reference to FIG.

ます定常状態では、水晶発振器の１２８Ｈｚ出力信号を
１１４分周回路２２により３２Ｈｚ信号２１に分周し、
この信号は液晶表示素子の常時交流駆動信号とする。In the steady state, the 128Hz output signal of the crystal oscillator is divided into a 32Hz signal 21 by the 114 frequency divider circuit 22,
This signal is a constant alternating current drive signal for the liquid crystal display element.

この時スイッチ３４の出力３４″は低レベルであるから
、インバータ３６の出力は高レベルを維持している。又
、スイッチ３９の出力３９″も低レベルのためインバー
タ４１の出力は高レベルを保持しているので、ＡＮＤゲ
ート３８の出力は低レベルとなつており、よつて分周回
路２５及び印進カウンタ２７は動作状態になる。従つて
端子２６，２８にはそれぞれ一秒及び１分信号が得られ
、先の液晶駆動信号２１と共に液晶を作動させ正規の時
刻表示を行う。次に時刻調整を行う場合には、先ず、ス
イッチ３４を時刻ちにて投入すると、その出力には単発
パルス３４″が得られこのパルス３４″によりＤ一ＦＦ
３７の出力３７″が反転し高レベルとなる。At this time, the output 34'' of the switch 34 is at a low level, so the output of the inverter 36 is maintained at a high level. Also, the output 39'' of the switch 39 is also at a low level, so the output of the inverter 41 is maintained at a high level. Therefore, the output of the AND gate 38 is at a low level, and therefore the frequency dividing circuit 25 and the advance counter 27 are in an operating state. Therefore, one second and one minute signals are obtained at the terminals 26 and 28, respectively, and together with the liquid crystal drive signal 21, the liquid crystal is operated to display the regular time. Next, when adjusting the time, first turn on the switch 34 at the time, then a single pulse 34'' is obtained at the output, and this pulse 34'' causes the D-FF
The output 37'' of 37 is inverted and becomes high level.

従つて（４）進カウンタ２７はリセットされる。この時
ＡＮＤゲート３８の他の入力は高レベル状態であるため
ゲート３８は開き、その出力は高レベルとなり、よつて
分周回路２５もリセットされる。この状態ては液晶駆動
の１秒及び１分信号が出力されないので、液晶表示素子
は、スイッチ３４の投入時の時刻をそのま）表示してい
ることになる。次にスイッチ３９を時刻Ｔ２から所望の
期間Ｔｘだけ投入する。この期間Ｔｘの間、スイッチ３
９の出力３９″は高レベルとなり、従つてインバータ４
１の出力は低レベルとなる。従つて、ゲート３８は閉じ
、その出力は低レベルとなり、分周回路２−５はリセッ
ト解除され、０Ｒゲート４２の１入力に１秒信号が入力
される。この時０Ｒゲート４２の他の入力はスイッチ３
９、インバータ４１により低レベルであるからゲート４
２は、その出力端子４３に計数調整用の１秒信号が出力
される。よつて期間Ｔｘの間は、（１）進カウンタ２７
はリセットされたま）であるから、その出力２８は１分
信号を出力しない。しかしながら、計数調整信号４３に
より、液晶を駆動し所定の時刻を合わせるべき時及び／
又は分にセットする。この時刻合せの期間が上記のＴｘ
である。上記所定の時刻を液晶が表示した時にスイッチ
３９の投入を解除することにより、０Ｒゲート４２は閉
じ、同時に、ＡＮＤゲート３８は開き分周回路２５は再
度リセットされる。この状態において、液晶が保持表示
している上記所定の時刻と正規時報とが一致した時刻Ｔ
３でスイッチ３４を再び投入すると、単発パルス３４″
がスイッチ３４により出力され、よつてＤ−ＦＦ３７の
状態を反転、すなわち低レベルにし、ゲート３８を閉じ
る。Therefore, the (4) base counter 27 is reset. At this time, the other inputs of the AND gate 38 are at a high level, so the gate 38 is opened and its output becomes a high level, so that the frequency dividing circuit 25 is also reset. In this state, the 1 second and 1 minute signals for driving the liquid crystal are not output, so the liquid crystal display element continues to display the time when the switch 34 is turned on. Next, the switch 39 is turned on for a desired period Tx from time T2. During this period Tx, switch 3
9's output 39'' will be at a high level, therefore inverter 4
The output of 1 is low level. Therefore, the gate 38 is closed, its output becomes low level, the frequency divider circuit 2-5 is released from reset, and a 1 second signal is input to one input of the 0R gate 42. At this time, the other input of the 0R gate 42 is switch 3.
9. Since the level is low due to the inverter 41, the gate 4
2, a 1 second signal for counting adjustment is outputted to its output terminal 43. Therefore, during the period Tx, (1) the base counter 27
remains reset), so its output 28 does not output a one-minute signal. However, the count adjustment signal 43 determines when and/or when the liquid crystal should be driven to set a predetermined time.
or set to minutes. This time adjustment period is the Tx above.
It is. By releasing the switch 39 when the liquid crystal displays the predetermined time, the 0R gate 42 is closed, and at the same time, the AND gate 38 is opened and the frequency dividing circuit 25 is reset again. In this state, the time T when the above predetermined time held and displayed on the liquid crystal coincides with the regular time signal.
When the switch 34 is turned on again at 3, a single pulse 34''
is outputted by the switch 34, thus inverting the state of the D-FF 37, that is, setting it to a low level, and closing the gate 38.

この結果、分周回路２５及び６０進カウンタ２７は共に
リセット解除され、正規の時刻計数を行い、正規時刻を
ディジタル表示していくことになる。本発明の方法によ
つても、第３図から明らかな如く、時刻合せ後の時計の
誤差は３１．２５ｍＳ以内となり、従来の方法と同等の
精度が得られる。As a result, both the frequency dividing circuit 25 and the sexagesimal counter 27 are reset, and the normal time is counted and the normal time is displayed digitally. As is clear from FIG. 3, even with the method of the present invention, the error of the clock after time adjustment is within 31.25 mS, and accuracy equivalent to that of the conventional method can be obtained.

尚、上記実施例においては、時刻計数調整信号として１
Ｈｚを用いたが、これを２Ｈｚ信号としてもよいことは
勿論であり、この場合は、分周回路２５の１１２分周器
３２と３３の接続点より信号を取り出し、これを０Ｒゲ
ート４２の一人力とすればよい。同じ、計数調整用信号
を２Ｈｚ以上すなわち４Ｈｚ等の信号を用いて、調整期
間Ｔｘを短くすることも考えられるが、液晶表示素子の
表示速度が速くなるので実用的ではない。又、液晶の常
時駆動信号を３２Ｈｚとしたが６４Ｈｚでもよいことは
勿論であり、この場合は１１２分周器２４もリセットさ
れるようにすることができる。In the above embodiment, 1 is used as the time count adjustment signal.
Although Hz is used, it is of course possible to use this as a 2Hz signal. In this case, the signal is taken out from the connection point of the 112 frequency dividers 32 and 33 of the frequency dividing circuit 25 and sent to one of the 0R gates 42. It can be done manually. It is also conceivable to shorten the adjustment period Tx by using the same counting adjustment signal of 2 Hz or more, that is, 4 Hz, but this is not practical because the display speed of the liquid crystal display element becomes faster. Further, although the liquid crystal constant driving signal is set to 32 Hz, it is of course possible to set it to 64 Hz, and in this case, the 112 frequency divider 24 can also be reset.

ノof

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来の回路ブロックを示す図、第２図は本発明
の実施例を示す回路ブロック図、第３図は第２図のブロ
ックの各部タイミング波形を示す図である。 図において、２５・・・・・分周回路、２６・・・・１
秒信号、２７・・・・・・６雉カウンタ、２８・・・・
１分信号、３４・・・・・・第１のスイッチ、３７・・
・・・・Ｄ型フリップフロップ、３８・・・・・・ＡＮ
Ｄゲート、３９・・第２のスイッチ、４２・・・・・・
０Ｒゲート、４３・・ノ計数調整信号出力端子である。FIG. 1 is a diagram showing a conventional circuit block, FIG. 2 is a circuit block diagram showing an embodiment of the present invention, and FIG. 3 is a diagram showing timing waveforms of each part of the block in FIG. 2. In the figure, 25... frequency dividing circuit, 26... 1
Second signal, 27...6 Pheasant counter, 28...
1 minute signal, 34... 1st switch, 37...
...D type flip-flop, 38...AN
D gate, 39...Second switch, 42...
0R gate, 43... is a count adjustment signal output terminal.

Claims (1)

【特許請求の範囲】[Claims] １ 秒信号作成回路および分信号作成回路を前段に有す
る時計回路と、時計回路に結合された表示部とを有する
電子時計において、前記分信号作成回路をリセットする
リセット手段と、該分信号作成回路をリセットしたまま
秒信号作成回路から時刻調整信号を取り出して表示を変
更する手段と、変更後前記秒信号作成回路をリセットす
る手段とを有し、表示内容変更後前記信号作成回路のリ
セット状態を解除するとともに前記秒信号作成回路のリ
セット状態を解除するようにしたことを特徴とする電子
時計。1. An electronic timepiece comprising a clock circuit having a second signal generation circuit and a minute signal generation circuit in its upstream stage, and a display unit coupled to the clock circuit, comprising: a reset means for resetting the minute signal generation circuit; and a minute signal generation circuit. means for extracting a time adjustment signal from a second signal generating circuit to change the display while the second signal generating circuit is reset; and means for resetting the second signal generating circuit after the change, and changing the reset state of the signal generating circuit after changing the display contents. An electronic timepiece characterized in that the reset state of the second signal generation circuit is released at the same time as the reset state of the second signal generation circuit is released.