JPS6044667B2 - デ−タ処理システムの出力制御方式 - Google Patents
デ−タ処理システムの出力制御方式Info
- Publication number
- JPS6044667B2 JPS6044667B2 JP53158035A JP15803578A JPS6044667B2 JP S6044667 B2 JPS6044667 B2 JP S6044667B2 JP 53158035 A JP53158035 A JP 53158035A JP 15803578 A JP15803578 A JP 15803578A JP S6044667 B2 JPS6044667 B2 JP S6044667B2
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- JP
- Japan
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- dot pattern
- character
- slave processor
- processor
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Description
【発明の詳細な説明】
本発明は、ドット・パターンで構成される文字を出力す
るデータ処理システムの文字等のパターンの出力制御方
式に関するものてある。
るデータ処理システムの文字等のパターンの出力制御方
式に関するものてある。
従来のドット・プリンタを有するＰＯＳターミナルにお
いては、１台のプロセッサがシステム全体を管理してお
り、印字出力を行う際、このプロセッサが１行分の文字
情報をプログラムによつてメモリからドット・プリンタ
制御回路に転送し、ドット・プリンタ制御回路が文字コ
ードをデコーダと文字発生器とを用いてドット・パター
ンに交換して、これをドット・プリンタに供給している
。
いては、１台のプロセッサがシステム全体を管理してお
り、印字出力を行う際、このプロセッサが１行分の文字
情報をプログラムによつてメモリからドット・プリンタ
制御回路に転送し、ドット・プリンタ制御回路が文字コ
ードをデコーダと文字発生器とを用いてドット・パター
ンに交換して、これをドット・プリンタに供給している
。
しカルこの種のＰＯＳターミナルは、イ 中央処理装置
の負荷が大きいこと、 口 ユーザの要求に応じて文字発生器の内容を変更する
ことが非常に困難なこと、ハ デコーダや文字発生器が
必要であり、しかも専用回路構成のため、プリンタ制御
回路の構成が複雑化し、且つコストが高いこと、二 文
字発生器だけでは漢字印字が不可能な事、等の欠点を有
している。
の負荷が大きいこと、 口 ユーザの要求に応じて文字発生器の内容を変更する
ことが非常に困難なこと、ハ デコーダや文字発生器が
必要であり、しかも専用回路構成のため、プリンタ制御
回路の構成が複雑化し、且つコストが高いこと、二 文
字発生器だけでは漢字印字が不可能な事、等の欠点を有
している。
本発明は、上記の欠点を除去するものであつて、印字文
字の種類が字体を容易に変更できること、構成が簡単な
ことおよびコストが低減できること等の特徴を有するデ
ータ処理システムの出力制御方式を提供することを目的
としている。
字の種類が字体を容易に変更できること、構成が簡単な
ことおよびコストが低減できること等の特徴を有するデ
ータ処理システムの出力制御方式を提供することを目的
としている。
そし・てそのため、本発明のデータ処理システムの出力
制御方式は、主プロセッサと、ドット・パターン出力装
置と、該ドット・パターン出力装置を制御する従プロセ
ッサと、上記主プロセッサに接続された共用メモリと、
上記従プロセッサによる共用メモリのアクセスを行う為
の直接メモリ・アクセス手段とを具備し、且つ上記主プ
ロセッサは、上記共用メモリのドット・パターン格納域
に文字ドット・パターンを書き込み得ると共に、上記ド
ット・パターン出力装置に文字列の出力を行わせたい場
合、文字先頭アドレスの列と所定の起動内容を上記共用
メモリのバッファ域に書込み、しかる後に上記従プロセ
ッサに対して割込みをかけるように構成され、上記従プ
ロセッサは、上記主プロセッサからの割込みを受取ると
、上記直接メモリ・アクセス手段を制御して上記バッフ
ァ域の起動内容を読取り、起動内容が所定のものである
場合には上記直接メモリ・アクセス手段を制御して上記
バッファ域の文字先頭アドレスを順番に読取り、上記直
接メモリ・アクセス手段を制御して読取つた文字先頭ア
ドレスで指定される文字ドット・パターンを上記ドット
・パターン格納域から読取り、読取つた文字ドット・パ
ターンを上記ドット・パターン出力装置に供給すること
を特徴とするものである。以下、本発明を図面を参照し
つつ説明する。第１図は本発明の１実施例のブロック図
、第２図は従プロセッサの主メモリ●アクセスを説明す
るための図、第３図は印字バッファおよびドット・パタ
ーン格納域を示す図、第４図は文字先頭アドレス記入ブ
七ツクの構成を示す図、第５図は１行の全ての文字が小
文字の場合および１行の全ての文字が大文字の場合にお
ける印字バッファの構成を説明する図、第６図は印字バ
ッファと印字桁の対応例を示す図である。
制御方式は、主プロセッサと、ドット・パターン出力装
置と、該ドット・パターン出力装置を制御する従プロセ
ッサと、上記主プロセッサに接続された共用メモリと、
上記従プロセッサによる共用メモリのアクセスを行う為
の直接メモリ・アクセス手段とを具備し、且つ上記主プ
ロセッサは、上記共用メモリのドット・パターン格納域
に文字ドット・パターンを書き込み得ると共に、上記ド
ット・パターン出力装置に文字列の出力を行わせたい場
合、文字先頭アドレスの列と所定の起動内容を上記共用
メモリのバッファ域に書込み、しかる後に上記従プロセ
ッサに対して割込みをかけるように構成され、上記従プ
ロセッサは、上記主プロセッサからの割込みを受取ると
、上記直接メモリ・アクセス手段を制御して上記バッフ
ァ域の起動内容を読取り、起動内容が所定のものである
場合には上記直接メモリ・アクセス手段を制御して上記
バッファ域の文字先頭アドレスを順番に読取り、上記直
接メモリ・アクセス手段を制御して読取つた文字先頭ア
ドレスで指定される文字ドット・パターンを上記ドット
・パターン格納域から読取り、読取つた文字ドット・パ
ターンを上記ドット・パターン出力装置に供給すること
を特徴とするものである。以下、本発明を図面を参照し
つつ説明する。第１図は本発明の１実施例のブロック図
、第２図は従プロセッサの主メモリ●アクセスを説明す
るための図、第３図は印字バッファおよびドット・パタ
ーン格納域を示す図、第４図は文字先頭アドレス記入ブ
七ツクの構成を示す図、第５図は１行の全ての文字が小
文字の場合および１行の全ての文字が大文字の場合にお
ける印字バッファの構成を説明する図、第６図は印字バ
ッファと印字桁の対応例を示す図である。
第１図，第２図において、１は主プロセッサ、２は従プ
ロセッサ、３は主メモリ、４はＣＰＵ間インタフェイス
、５はＤＭＡ切換兼パリテイ・チェック回路、６は終了
．通知回路、７はＲＡｒ！４、８はＲＯＭｌ９−１と９
一２は周辺インタフェイス・アダプタ，１０はタイマ，
１１はドット・プリンタ，１１ａはドライバ●レシーバ
，１１ｂはドット●プリンタ機構部、１２は割込信号発
生回路をそれぞれ示してい・る。主プロセッサ１は、ド
ット・プリンタ制御を除く各種の処理や制御を行い、従
プロセッサ２はドット・プリンタ１１の制御を行う。主
プロセッサ１と従プロセッサ２としては、例えば非重複
の２相クロックφ１，φ２で動作するＩＳ−４Ｂ６８０
０（富士通）形マイクロプロセッサを用いることが出来
る。主プロセッサ１と従プロセッサ２は位相１１２φサ
イクル偏倚して同期動作を行う。主メモリ３には、主プ
ロセッサ１のプログラム格納域，データ格納域および作
業域のみでなく、後述する印字バッファ，ドット・パタ
ーン格納域が準備される。ＣＰＵインタフェイス４は，
主プロセッサ１のクロックの従プロセッサ２への転送，
主プロセｌフサ１からの従プロセッサ２へのリセット信
号の転送，主プロセッサ１からの従プロセッサ２への割
込信号の転送および従プロセッサ２から主プロセッサ１
への割込信号の転送などを行うものである。ＤＭＡ切替
兼パリテイ・チェック回路５は，主プロセッサ１と主メ
モリ３間のバス切断・接続制御，従プロセッサ２と主メ
モリ３間のバス切断・接続制御並びにアドレス情報およ
びデータのパリテイ・チェックを行うものである。終了
通知回路６は、一行分の印字終了を主プロセッサ１へ”
通知するためのものてある。ＲＡＭ７は従プロセッサ２
の作業メモリであり、ＲＯＭ８は従プロセッサ２のプロ
グラム・メモリである。主プロセッサ１は主メモリ３を
リードおよびライトすることが出来るが、従プロセッサ
２は主メモリ３をードすることしか出来ない。第２図を
説明する前に第３図，第４図について説明する。
ロセッサ、３は主メモリ、４はＣＰＵ間インタフェイス
、５はＤＭＡ切換兼パリテイ・チェック回路、６は終了
．通知回路、７はＲＡｒ！４、８はＲＯＭｌ９−１と９
一２は周辺インタフェイス・アダプタ，１０はタイマ，
１１はドット・プリンタ，１１ａはドライバ●レシーバ
，１１ｂはドット●プリンタ機構部、１２は割込信号発
生回路をそれぞれ示してい・る。主プロセッサ１は、ド
ット・プリンタ制御を除く各種の処理や制御を行い、従
プロセッサ２はドット・プリンタ１１の制御を行う。主
プロセッサ１と従プロセッサ２としては、例えば非重複
の２相クロックφ１，φ２で動作するＩＳ−４Ｂ６８０
０（富士通）形マイクロプロセッサを用いることが出来
る。主プロセッサ１と従プロセッサ２は位相１１２φサ
イクル偏倚して同期動作を行う。主メモリ３には、主プ
ロセッサ１のプログラム格納域，データ格納域および作
業域のみでなく、後述する印字バッファ，ドット・パタ
ーン格納域が準備される。ＣＰＵインタフェイス４は，
主プロセッサ１のクロックの従プロセッサ２への転送，
主プロセｌフサ１からの従プロセッサ２へのリセット信
号の転送，主プロセッサ１からの従プロセッサ２への割
込信号の転送および従プロセッサ２から主プロセッサ１
への割込信号の転送などを行うものである。ＤＭＡ切替
兼パリテイ・チェック回路５は，主プロセッサ１と主メ
モリ３間のバス切断・接続制御，従プロセッサ２と主メ
モリ３間のバス切断・接続制御並びにアドレス情報およ
びデータのパリテイ・チェックを行うものである。終了
通知回路６は、一行分の印字終了を主プロセッサ１へ”
通知するためのものてある。ＲＡＭ７は従プロセッサ２
の作業メモリであり、ＲＯＭ８は従プロセッサ２のプロ
グラム・メモリである。主プロセッサ１は主メモリ３を
リードおよびライトすることが出来るが、従プロセッサ
２は主メモリ３をードすることしか出来ない。第２図を
説明する前に第３図，第４図について説明する。
第３図において，１３は印字バッファ，１４はドット・
パターン格納域，Ａは起動内容記入ブ咄ンク，Ｂは文字
先頭アドレス記入ブロック，Ｃはドット●パターンの列
エレメント記入ブロックをそれぞれ示している。印字バ
ッファ１３およびドット・パターン格納域１４は、主メ
モリ３に準備されているものである。印字バッファ１３
はＲＡＭから構成されるものてあり、ドット・パターン
格納域１４はＲＡＭもしくは書替え可能なＲＯＭから構
成されるものである。英数カナ文字の小文字は例えば７
×９ドットで印字され、大文字の英数カナ文字および漢
字は７×１８ドットで印字される。英数カナ文字のドッ
ト・パターンは連続する９個の列エレメント記入ブロッ
クＣに格納される。なお、列エレメント記入ブロックＣ
は８ビット構成である。大文字の英数カナ文字を印字出
力する場合には、同一の列エレメントが２回ずつ続けて
印字される。漢字のドット・バターンは、連続する１８
個の列エメント記入ブロックＣに格納される。印字バッ
ファ１３の起動内容記入ブロックＡには，従プロセッサ
２に対する起動命令などが記入される。文字先頭アドレ
ス記入ブロックＢには、第４図に示すように印字すべき
文字のドット・パターンが記入されている列エレメント
記入ブロック群の先頭アドレス，大文字／小文字指定情
報および漢字指定情報が記入される。小文字に対しては
１個の文字先頭アドレス記入ブロックＢが割当てられる
が、大文字および漢字に対しては連続する２個の文字先
頭アドレス記入ブロックＢが割当てられ、これらのブロ
ックＢに同一の先頭アドレスが記入される。，第２図は
従プロセッサ２の主メモリ・アクセスを説明するもので
ある。
パターン格納域，Ａは起動内容記入ブ咄ンク，Ｂは文字
先頭アドレス記入ブロック，Ｃはドット●パターンの列
エレメント記入ブロックをそれぞれ示している。印字バ
ッファ１３およびドット・パターン格納域１４は、主メ
モリ３に準備されているものである。印字バッファ１３
はＲＡＭから構成されるものてあり、ドット・パターン
格納域１４はＲＡＭもしくは書替え可能なＲＯＭから構
成されるものである。英数カナ文字の小文字は例えば７
×９ドットで印字され、大文字の英数カナ文字および漢
字は７×１８ドットで印字される。英数カナ文字のドッ
ト・パターンは連続する９個の列エレメント記入ブロッ
クＣに格納される。なお、列エレメント記入ブロックＣ
は８ビット構成である。大文字の英数カナ文字を印字出
力する場合には、同一の列エレメントが２回ずつ続けて
印字される。漢字のドット・バターンは、連続する１８
個の列エメント記入ブロックＣに格納される。印字バッ
ファ１３の起動内容記入ブロックＡには，従プロセッサ
２に対する起動命令などが記入される。文字先頭アドレ
ス記入ブロックＢには、第４図に示すように印字すべき
文字のドット・パターンが記入されている列エレメント
記入ブロック群の先頭アドレス，大文字／小文字指定情
報および漢字指定情報が記入される。小文字に対しては
１個の文字先頭アドレス記入ブロックＢが割当てられる
が、大文字および漢字に対しては連続する２個の文字先
頭アドレス記入ブロックＢが割当てられ、これらのブロ
ックＢに同一の先頭アドレスが記入される。，第２図は
従プロセッサ２の主メモリ・アクセスを説明するもので
ある。
主プロセッサ１は、印字バッファ１３に印字起動命令お
よび文字情報を書込んだ後、従プロセッサ２に対して割
込信号を送出する。従プロセッサ２は、この割込信号を
受取ると、起動内容記入ブロックＡを指定するアドレス
情報およびＤＭＡＣＳ信号を出力する。ＤＭＡ切，替兼
パリテイ・チェック回路５は、従プロセッサ２のクロッ
クφ２が高レベルになると、ＲＲＥＱ信号を主プロセッ
サ１に送出する。主プロセッサ１は、ＲＲＥＱ信号を受
取ると、自己のクロックφ１が高レベルの期間（即ち従
プロセッサ２のクロックφ２が高レベルの期間）、アド
レス●パターンおよびデータ・バスを切離し、これと同
時にＤＭＡ信号を出力する。ＤＭＡ切替兼パリテイ・チ
ェック回路５は、ＤＭＡ信号を受取ると、従プロセッサ
２をアドレス・バスおよびデータ・バスに接続する。こ
れによつて、従プロセッサ２のクロックφ２が高レベル
のとき、起動内容記入ブロックＡの内容が従プロセッサ
２に取込まれる。このとき、データのパリテイ・チェッ
クが行われる。従プロセッサ２のクロックφ２が低レベ
ルになると、従プロセッサ２がアドレス・バスおよびデ
ータ・バスから切離され、主プロセッサ１がアドレス・
バスおよびデータ・バスに接続される。従プロセッサ２
は、起動内容記入ブロックの内容を読取ると、ドット・
プリンタ１１を起動する。ドット・プリンタ１１が起動
されて、キャラクタ・パルス割込が発生すると、従プロ
セッサ２は第１番目の文字先頭アドレス記入ブロックＢ
をアクセスする。このアクセスは、起動内容記入ブロッ
クＡに対するアクセスと同様にして行われる。従プロセ
ッサ２は、文字先頭アドレス記入ブロックＢの内容を読
取ると、これをＲＡＭ７内の列エレメント・アドレスカ
ウンタ部（図示せず）に記入する。キャラクタ・パルス
に続いてドット・パルス割込が発生すると、従プロセッ
サ２は列エレメント●アドレスカウンタの内容に基づき
列エレメントＣをアクセスする。読取られたドット・パ
ターンがドット・プリンタ１１に供給されることは、言
うまでもない。上記の列のエレメント・アドレスカウン
タの内容は、小文字および漢字の場合には１ドット・パ
ルス毎に更新され、漢字を除く大文字の場合には２ドッ
ト・パルス毎に更新される。９個のドット・パルスが生
成されると、第２番目のキャラクタ・パルス割込が生じ
、第２番目の文字先頭アドレス記入ブロックＢがアクセ
スされる。
よび文字情報を書込んだ後、従プロセッサ２に対して割
込信号を送出する。従プロセッサ２は、この割込信号を
受取ると、起動内容記入ブロックＡを指定するアドレス
情報およびＤＭＡＣＳ信号を出力する。ＤＭＡ切，替兼
パリテイ・チェック回路５は、従プロセッサ２のクロッ
クφ２が高レベルになると、ＲＲＥＱ信号を主プロセッ
サ１に送出する。主プロセッサ１は、ＲＲＥＱ信号を受
取ると、自己のクロックφ１が高レベルの期間（即ち従
プロセッサ２のクロックφ２が高レベルの期間）、アド
レス●パターンおよびデータ・バスを切離し、これと同
時にＤＭＡ信号を出力する。ＤＭＡ切替兼パリテイ・チ
ェック回路５は、ＤＭＡ信号を受取ると、従プロセッサ
２をアドレス・バスおよびデータ・バスに接続する。こ
れによつて、従プロセッサ２のクロックφ２が高レベル
のとき、起動内容記入ブロックＡの内容が従プロセッサ
２に取込まれる。このとき、データのパリテイ・チェッ
クが行われる。従プロセッサ２のクロックφ２が低レベ
ルになると、従プロセッサ２がアドレス・バスおよびデ
ータ・バスから切離され、主プロセッサ１がアドレス・
バスおよびデータ・バスに接続される。従プロセッサ２
は、起動内容記入ブロックの内容を読取ると、ドット・
プリンタ１１を起動する。ドット・プリンタ１１が起動
されて、キャラクタ・パルス割込が発生すると、従プロ
セッサ２は第１番目の文字先頭アドレス記入ブロックＢ
をアクセスする。このアクセスは、起動内容記入ブロッ
クＡに対するアクセスと同様にして行われる。従プロセ
ッサ２は、文字先頭アドレス記入ブロックＢの内容を読
取ると、これをＲＡＭ７内の列エレメント・アドレスカ
ウンタ部（図示せず）に記入する。キャラクタ・パルス
に続いてドット・パルス割込が発生すると、従プロセッ
サ２は列エレメント●アドレスカウンタの内容に基づき
列エレメントＣをアクセスする。読取られたドット・パ
ターンがドット・プリンタ１１に供給されることは、言
うまでもない。上記の列のエレメント・アドレスカウン
タの内容は、小文字および漢字の場合には１ドット・パ
ルス毎に更新され、漢字を除く大文字の場合には２ドッ
ト・パルス毎に更新される。９個のドット・パルスが生
成されると、第２番目のキャラクタ・パルス割込が生じ
、第２番目の文字先頭アドレス記入ブロックＢがアクセ
スされる。
第１番目の文字先頭アドレス記入ブロックＢの内容と第
２番目の文字先頭アドレス記入ブロックＢの内容が等し
い場合には列エレメント・アドレス・カウンタの内容は
変更されず、この列エレメント●アドレスカウンタの内
容は上述のようにドット・パルスによつて更新される。
１行分の印字が終了すると、従プロセッサ２は主プロセ
ッサ１に対して割込信号を送出し、これと同時に終了通
知回路６に終了情報をセットする。
２番目の文字先頭アドレス記入ブロックＢの内容が等し
い場合には列エレメント・アドレス・カウンタの内容は
変更されず、この列エレメント●アドレスカウンタの内
容は上述のようにドット・パルスによつて更新される。
１行分の印字が終了すると、従プロセッサ２は主プロセ
ッサ１に対して割込信号を送出し、これと同時に終了通
知回路６に終了情報をセットする。
主プロセッサ１は、割込信号を受取ると、終了通知回路
６の内容をセンスし、１行分の印字が終了したことを認
識する。従プロセッサ２がエラーを検出した場合も同様
な処理が行われる。第５図は１行の全ての文字が小文字
の場合および１行の全ての文字が大文字の場合における
印字バッファの構成を示すものである。第５図でＣｌｌ
ＲｌないしＣＨＲ３２は印字文字、下向き矢印は正方向
印字、上向き矢印は逆方向印字、１ないし［有］は印字
順序を示している。この例は１行が３２桁としている。
図から判るように、１行の全て文字が小文字の楊合には
、第１番目の文字先頭アトレス記入ブロックＢが文字Ｃ
ＨＲｌに割当てられ第２番目の文字先頭アドレス記入ブ
ロックＢが文ノ字ＣＨＲ２に割当てられている。以下、
同様てある。１行全ての文字が大文字てある場合には、
第１番目と第２番目の文字先頭アドレス記入ブロックＢ
が文字ＣｌＩＲｌに割当てられ、第３番目と第４番目の
文字先頭アドレス記入ブロックが文字ＣＨＲｌに割当て
られる。
６の内容をセンスし、１行分の印字が終了したことを認
識する。従プロセッサ２がエラーを検出した場合も同様
な処理が行われる。第５図は１行の全ての文字が小文字
の場合および１行の全ての文字が大文字の場合における
印字バッファの構成を示すものである。第５図でＣｌｌ
ＲｌないしＣＨＲ３２は印字文字、下向き矢印は正方向
印字、上向き矢印は逆方向印字、１ないし［有］は印字
順序を示している。この例は１行が３２桁としている。
図から判るように、１行の全て文字が小文字の楊合には
、第１番目の文字先頭アトレス記入ブロックＢが文字Ｃ
ＨＲｌに割当てられ第２番目の文字先頭アドレス記入ブ
ロックＢが文ノ字ＣＨＲ２に割当てられている。以下、
同様てある。１行全ての文字が大文字てある場合には、
第１番目と第２番目の文字先頭アドレス記入ブロックＢ
が文字ＣｌＩＲｌに割当てられ、第３番目と第４番目の
文字先頭アドレス記入ブロックが文字ＣＨＲｌに割当て
られる。
以下、同様である。第５図から判るように、第１図のシ
ステムは往復印字することが出来る。第６図は印字バッ
ファと印字桁の対応を示すものである。
ステムは往復印字することが出来る。第６図は印字バッ
ファと印字桁の対応を示すものである。
この第６図から判るように、文字先頭アドレス記入ブロ
ックＢと印字桁１対１の対応となしており、大文字（漢
字を含む）は２桁分の領域に印字される。以上の説明か
ら明らかなように、本発明によればＩＰＬなどによつて
ドット・パターン格納域内の文字の種類および字体を自
由に変更できること、文字出力装置の制御部の構成が簡
単化されることおよび製造コストを著しく低減てきるこ
と等の効果が得られる。
ックＢと印字桁１対１の対応となしており、大文字（漢
字を含む）は２桁分の領域に印字される。以上の説明か
ら明らかなように、本発明によればＩＰＬなどによつて
ドット・パターン格納域内の文字の種類および字体を自
由に変更できること、文字出力装置の制御部の構成が簡
単化されることおよび製造コストを著しく低減てきるこ
と等の効果が得られる。
尚本発明は上記実施例に留らず、一文字を構成するドッ
ト数が多くてう同様にして実現てきる事は明らかである
。
ト数が多くてう同様にして実現てきる事は明らかである
。
第１図は本発明の１実施例のブロック図、第２図は従プ
ロセッサの主メモリ・アクセスを説明するための図、第
３図は印字バッファおよびドット・パターン格納域を示
す図、第４図は文字先頭アドレス記入ブロックの構成を
示す図、第５図は１行の全ての文字が小文字の場合およ
び１行の全ての文字が大文字の場合における印字バッフ
ァの構成を示す図、第６図は印字バッファと印字桁の対
応例を示す図である。 １・・・・・・主プロセッサ、２・・・・・・従プロセ
ッサ、３・・・・主メモリ、４・・・・・・ＣＰＵ間イ
ワタフェィス、５・・・・・・ＤＭＡ切替兼パリテイ・
チェック回路、６・・・・終了通知回路、７・・・・・
・ＲＡＭｌ８・・・・・ＲＯＭｌ９−１と９−２・・・
・・・周辺インタフェイス●アダプタ、１０・・・・・
・タイマ、１１・・・・・・ドット・プリンタ、１２・
・・・・・割込信号発生回路、１３・・・・・・印字バ
ッファ、１４・・・・・・ドット・パターン格納域。
ロセッサの主メモリ・アクセスを説明するための図、第
３図は印字バッファおよびドット・パターン格納域を示
す図、第４図は文字先頭アドレス記入ブロックの構成を
示す図、第５図は１行の全ての文字が小文字の場合およ
び１行の全ての文字が大文字の場合における印字バッフ
ァの構成を示す図、第６図は印字バッファと印字桁の対
応例を示す図である。 １・・・・・・主プロセッサ、２・・・・・・従プロセ
ッサ、３・・・・主メモリ、４・・・・・・ＣＰＵ間イ
ワタフェィス、５・・・・・・ＤＭＡ切替兼パリテイ・
チェック回路、６・・・・終了通知回路、７・・・・・
・ＲＡＭｌ８・・・・・ＲＯＭｌ９−１と９−２・・・
・・・周辺インタフェイス●アダプタ、１０・・・・・
・タイマ、１１・・・・・・ドット・プリンタ、１２・
・・・・・割込信号発生回路、１３・・・・・・印字バ
ッファ、１４・・・・・・ドット・パターン格納域。
Claims (1)
- １ 主プロセッサと、ドット・パターン出力装置と、該
ドット・パターン出力装置を制御する従プロセッサと、
上記主プロセッサに接続された共用メモリと、上記従プ
ロセッサによる共用メモリのアクセスを行う為の直接メ
モリ・アクセス手段とを具備し、且つ上記主プロセッサ
は、上記共用メモリのドット・パターン格納域に文字ド
ット・パターンを書込み得ると共に、上記ドット・パタ
ーン出力装置に文字列の出力を行わせたい場合、文字先
頭アドレスの列と所定の起動内容を上記共用メモリのバ
ッファ域に書込み、しかる後に上記従プロセッサに対し
て割込みをかけるように構成され、上記従プロセッサは
、上記主プロセッサからの割込みを受取ると、上記直接
メモリ・アクセス手段を制御して上記バッファ域の起動
内容を読取り、起動内容が所定のものである場合には上
記直接メモリ・アクセス手段を制御して上記バッファ域
の文字先頭アドレスを順番に読取り、上記直接メモリ・
アクセス手段を制御して読取つた文字先頭アドレスで指
定される文字ドット・パターンを上記ドット・パターン
格納域から読取り、読取つた文字ドット・パターンを上
記ドット・パターン出力装置に供給することを特徴とす
るデータ処理システムの出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53158035A JPS6044667B2 (ja) | 1978-12-18 | 1978-12-18 | デ−タ処理システムの出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53158035A JPS6044667B2 (ja) | 1978-12-18 | 1978-12-18 | デ−タ処理システムの出力制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5582347A JPS5582347A (en) | 1980-06-21 |
| JPS6044667B2 true JPS6044667B2 (ja) | 1985-10-04 |
Family
ID=15662838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53158035A Expired JPS6044667B2 (ja) | 1978-12-18 | 1978-12-18 | デ−タ処理システムの出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6044667B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58140792A (ja) * | 1982-02-15 | 1983-08-20 | 株式会社日立製作所 | 液晶表示用半導体集積回路 |
| JP2900593B2 (ja) * | 1990-11-19 | 1999-06-02 | 富士通株式会社 | 記憶素子に対するデータの展開方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224819A (en) * | 1975-08-13 | 1977-02-24 | Yanmar Agricult Equip | Cutterrbar lifting arrangements for combine |
| JPS5290232A (en) * | 1976-01-19 | 1977-07-29 | Nugraphics Inc | Method of generating graphic display and computer graphic display unit |
-
1978
- 1978-12-18 JP JP53158035A patent/JPS6044667B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5224819A (en) * | 1975-08-13 | 1977-02-24 | Yanmar Agricult Equip | Cutterrbar lifting arrangements for combine |
| JPS5290232A (en) * | 1976-01-19 | 1977-07-29 | Nugraphics Inc | Method of generating graphic display and computer graphic display unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5582347A (en) | 1980-06-21 |
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