JPS604232A - Method for designating test mode of lsi - Google Patents
Method for designating test mode of lsiInfo
- Publication number
- JPS604232A JPS604232A JP58112163A JP11216383A JPS604232A JP S604232 A JPS604232 A JP S604232A JP 58112163 A JP58112163 A JP 58112163A JP 11216383 A JP11216383 A JP 11216383A JP S604232 A JPS604232 A JP S604232A
- Authority
- JP
- Japan
- Prior art keywords
- test
- input
- test mode
- specified
- signals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本’Ｊｂ明は髄′しこＬＳＩ （Ｌａｒｇｅ ５ｃａｌ
ｅ Ｉｎｔｅｇｒａｔｉｏｎ）のテストモード指示子１
々を改良したＬＳＩのテストモード指定方式にＩＮ、１
する。[Detailed Description of the Invention] [Technical Field of the Invention] This Jb light is the core of the LSI (Large 5 cal
e Integration) test mode indicator 1
IN, 1 is an improved LSI test mode specification method.
do.
一般に、ＬＳＩの試験には膨大す址のテストデータを必
−安とし、これに伴って多くの試験時間を必装とする。Generally, testing of LSI requires a huge amount of test data, which requires a lot of testing time.
そこでＤＬ来では、テストデータの圧縮化を計るべく、
ＬＳＳＤ （Ｌｅｖｅｌ ５ｅｎｓｉｔｉｖｅＳｃａｎ
Ｄｅｓｉｇｎ ）方式を採用し、専用のテストビ／を
用いてテストを行なう手段が探られている。Therefore, in order to compress the test data in DL,
LSSD (Level 5 sensitive scan
A method of conducting tests using a dedicated test machine is currently being explored.
しかしながら、このような従来のテスト手段においては
、ＬＳＩの限られた入出力ビンのうち、榎数のビンをテ
スト専用ビンとして割付けなければならず、入出力ビン
の４Ｔ効利用が損われ、これに伴いチップのイ良能性が
一１ｔｊわれるという大きな問題があった。However, in such conventional test means, among the limited input/output bins of the LSI, Enoki's bins must be allocated as test-only bins, which impairs the 4T efficiency of the input/output bins. As a result, there was a major problem in that the performance of the chip was reduced by 11tj.
本発明は上記実情に（べみなされたもので、テスト専用
ピンを割付けることなく、問！ｌ−な磯、ｉ１毛回路を
付加するのみで、仮故神のデストシードを任意に設定す
ることのできるＬＳＩのテストモード指定方式を提供す
ることを目的とする。The present invention has been developed based on the above-mentioned situation, and it is possible to arbitrarily set the death seed of a pseudo-dead god by simply adding a Q!l-Iso and i1-hair circuit without allocating a test-dedicated pin. The purpose of this invention is to provide an LSI test mode designation method that allows the following.
本発明は、板数の人力ビンからの人力悟号のうち、予め
定めだ数個の特定人カビ′ンの人力信号をデコードして
、通常動作ではあり得ない数種のビットパターンを］莢
出し、そのデコード出力をそれぞれテストモー１″′指
足信号として用いる４１’を成としたもので、これによ
り、テスト等用ビンの割付りを−リノ必要とせずに、任
意のテスト１ニード４旨シ、己イ表能を実現できる。The present invention decodes the human power signals of a predetermined number of specific people from among the human power words from the human power bins of the number of boards, and generates several kinds of bit patterns that cannot occur in normal operation. 41' to use the decoded output as the test mode 1''' finger/toe signal.This allows any test 1 need 4 to be assigned without the need to allocate bins for tests, etc. You can realize your own self-expression ability.
〔発明（／−１実ｈ「１」例〕
以下１′’４１而をジ８照して本発明の一実施例を説明
する。図は本発明の一実施例葡示したもので、図中、１
０ｏはフルカスタム又はセミカスタムによるＬＳＩ 、
１０１．．１０１２、−．１０１Ｎはそれぞれ人力ビ
ン、１０２． ＋ ７０２２．・１７０２Ｍはそれ宅れ
出力ビンである。１０３１．１０３ｊ。[Invention (/-1 Actual Example 1)] An embodiment of the present invention will be described below with reference to 1''41.The figure shows an embodiment of the present invention. Medium, 1
0o is a fully custom or semi-custom LSI,
101. ．． 1012, -. 101N is a manual bottle, 102. +7022.・1702M is a separate output bin. 1031.103j.
１０．７には上記人力ビン１０１１．１θ１２＋・・・
。In 10.7, the above human power bin 1011.1θ12+...
.
１０１ Ｎのうち、予めフ九ばれた３個の入力ビン（１
０１１，１θｌｊ、１ｏｌｋ）につながる入カ信シ）ラ
イン、１０４はこの入力信号ライン１０３・１
１０３Ｊ、１０３にの谷１［１号全入力しデコードする
デコーダである。この際、デコーダ１０４の入力端につ
ながれる３本の入力信号ライン１０３・１
１０３３．１０３にの組合わせは、通常動作時において
起こり得ないビットパターンを少くとも３種以上設定で
きるようなものが選ばれる。上記デコーダ１０４は上記
人カイ１号ライン１ｏ３゜１０３ｊ、１０３に上の３種
の人力１８号をデコードし、通常動作時において起こシ
得ない３ ｊ＋９のビットｚＰ ターンの検出信号を牛
テ定のテ゛コート出力端Ｄ５１ Ｄ６ ＋ Ｄ７ より
スヘ択的に出力するもので、との％定のデコード出力☆
１ＩｉｉＤ５ ｒ ＪＪ６ ｒ Ｄ７より得られる検出
１，１号が、それぞれ特定のテストモ）” ｋ 指定す
るテストモート（ａ 号（ＴＥＳＴ −７、ＴＥＳＴ
−、？ 、 ＴＥＳＴ −３）として用いられる。101 N, three input bins (1
011, 1θlj, 1olk), and 104 is a decoder that inputs all the valleys 1 [1] to these input signal lines 103, 1, 103J, and 103 and decodes them. At this time, the combination of the three input signal lines 103.1 1033.103 connected to the input terminal of the decoder 104 is such that at least three types of bit patterns that cannot occur during normal operation can be set. To be elected. The decoder 104 decodes the above three types of human power No. 18 on the human power No. 1 lines 1o3゜103j, 103, and outputs the detection signal of the bit zP turn of 3j+9, which cannot occur during normal operation, as It selectively outputs from the code output terminal D51 D6 + D7, and the decoding output is fixed in %☆
1IiiiD5 r JJ6 r Detection No. 1 and No. 1 obtained from D7 are respectively specific test motes)" k Specified test motes (a (TEST -7, TEST
-,? , TEST-3).
ここで図面を参照して一実施例の動作を説明する。ＬＳ
Ｉ１００の各人出カビ７１ （７１１＋ １０１２＋・
・・、１０１Ｎに入力された信号のうち、予め定められ
た３個の入力ビン（１０１１１１０１ｊ、１０１ｋ）に
入力された信号はそれぞれ人力信号ライン１０３０，１
ｏ３□、１０３ｋを介してデコーダ１０４に人力される
。デコーダ１０４は人力された信号をデコードし、その
ビットパターンに対応する一つのデコード出方端よシ検
出信号を出力する。この際、デコーダ１０４に人力され
た３ビツトの入力信号のビッレぐターンが、通′、・ｉ
動作ではあり得ない’Ｆ定のビットパターンでなるテス
トモード相別１゜号でろろと、そのビット・ぐターンに
１痰当−する’ｌ’：＋定のデコード出ノル喘（例えば
Ｄｓ）よりｔｉｔ出イ、１けか出力される。このデコー
ド出力端１〕５の（矢田伯−号はテストモート−１の指
定信号となり、このテストモード化け（ＴＥＳＴ −２
） ｒ（より、予め足められたテスト機能１山作が開始
される。このテスト機能には、１りＵえは力１ンンタチ
ェインり分’５ｉｌｌ ｌ １ｌｉ１１４１１フリ、）
゛フロ、ノ状四の外部への出力、レソスクのデークセッ
ト／リード等があり、これらのテスト機１１ヒがブ゛コ
ーダ１０４のテ゛コード出力端１）５ ＋ Ｄ６ ＋１
）７より出力ネれるテストモード伯号（ＴＥＳＴ−１。The operation of one embodiment will now be described with reference to the drawings. L.S.
I100 each person's mold 71 (711+ 1012+・
..., 101N, the signals input to three predetermined input bins (10111101j, 101k) are respectively input to human signal lines 1030, 101N.
It is manually input to the decoder 104 via o3□ and 103k. The decoder 104 decodes the manually input signal and outputs one decode output end detection signal corresponding to the bit pattern. At this time, the billet turns of the 3-bit input signal input to the decoder 104 are
When the test mode is 1° with a constant bit pattern of 'F', which is impossible in operation, one sputum is applied to that bit/turn, 'l': + constant decode output (for example, Ds) When the tit is output, one digit is output. This decode output terminal 1]5's (Yada Haku-) becomes the designated signal for test mode-1, and this test mode transformation (TEST-2
) r (The pre-added test function 1 stack is started. This test function has 1 input and 1 input chain '5ill l 1li11411,)
There are outputs to the outside of ``FROM'', ``4'', and data sets/reads for RESOS.
) 7 output test mode number (TEST-1).
ｒｇｓＴ−ｚ 、 ＴＥＳＴ −３） Ｉｔｃｘ リ選
択的ニ実施すれる。rgsT-z, TEST-3) Itcx is selectively implemented.
このようなテストモード指定手段により、テスト用の人
力ビンを設りることなく、各種のテストモードを指定で
き、入出力ビンを有効に用いて任意の試験機能を実現で
きる。With such a test mode specifying means, various test modes can be specified without providing a manual bin for testing, and an arbitrary test function can be realized by effectively using input/output bins.
尚、上記した実施例においては、特定の３種の入７１号
をデコードし、ぞのデコード出力のうち、特定３稗のビ
ット・ξターンに４コ応するデコード出力をテストモー
トイｒｊ号（’ｌ’ＥｓＴ−１，ＴＥＳＴ−２、ＴＥＳ
Ｔ −３）としているか、これに限るものではなく、任
意の設定がＩＩＪ能でＪ）る。In the above-mentioned embodiment, three specific input numbers 71 are decoded, and among the decoded outputs, four decoded outputs corresponding to the specific three bits/ξ turns are sent to the test motor number rj ( 'l'EsT-1, TEST-2, TES
T-3), but it is not limited to this, and any setting can be made.
〔発明の効果」
以上連記したように本発明によるＬＳＩのテストモード
指定方式によれは、仮数の入力ビンからの入力信号のう
ち、予め定めだ数個の特定入力ビンの入力１ε７号をデ
コードして、１（１１常動作ではあり得ない数種のピノ
トノやターンヶ検出し、そのデコード出力をそれぞ社テ
スト七−ド指冗１ａ号として用いる４４１７成とじン一
二ことにより、テスト専用ビンの割付けを一切必′堤と
せずにＩＪ意のテストモード指定様能を′〕５現でき、
これより入出力ビンを有効に利用して内部（釧屯奮拡充
できる。[Effects of the Invention] As mentioned above, according to the LSI test mode designation method according to the present invention, inputs 1ε7 of a predetermined number of specific input bins are decoded among the input signals from the mantissa input bins. 1 (11) Detects several types of pinots and turns that cannot occur in normal operation, and uses the decoded output as the 4417 test number 1a. It is possible to specify the test mode of IJ without requiring any allocation,
This allows for effective use of input/output bins for internal expansion.
図は本発明の一実施例におりる要部の回路購成を示す図
である。
１ θ ０・・ ＬＳＩ 、１０１． ．１０１２．
・ ＋ １０１Ｎ・・人カビ／、１０２．．１θ２２．
”’＋ １０２．、、・・出力ピン、１０３□、Ｉｔノ
３Ｊ、 ／ ０ 、ｉｋ・ 人力１ｇ号ライン、１０４
・−デコーダ、ＴＥＳＴ −１、ＴＥＳＴ −２、ＴＥ
ＳＴ −、？ テスト４−−ド１．１号。
出願人代理人 弁理士 Ｆ＋ｉ ＫＬ 八 ＩＸ１０１
４１（ＹｌThe figure is a diagram showing the circuit purchase of main parts in one embodiment of the present invention. 1 θ 0...LSI, 101. ．． 1012.
・ + 101N...human mold/, 102. ．． 1θ22.
``'+ 102.,... Output pin, 103□, It-3J, / 0, ik・Manpower No. 1g line, 104
・-Decoder, TEST-1, TEST-2, TE
ST-,? Test 4--Do No. 1.1. Applicant's agent Patent attorney F+i KL 8 IX101
41(Yl
Claims (1)
信号をデコードするデコーダを設け、ｉ亥デコーダのデ
コード出力のうぢ、通常動作において・ｉ？３生ずるこ
とのないデコー ド出力をテストモード指定信号として
用いることを％徴とするＬＳＩの１ストモ一ド１旨定方
式。A decoder is provided inside the LSI to decode a combination signal of a fixed number of input bins, and in normal operation, the decoded output of the i? 3. This is a method for determining one mode per LSI, which uses a decoded output that never occurs as a test mode designation signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112163A JPS604232A (en) | 1983-06-22 | 1983-06-22 | Method for designating test mode of lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112163A JPS604232A (en) | 1983-06-22 | 1983-06-22 | Method for designating test mode of lsi |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604232A true JPS604232A (en) | 1985-01-10 |
Family
ID=14579817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112163A Pending JPS604232A (en) | 1983-06-22 | 1983-06-22 | Method for designating test mode of lsi |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604232A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256268A (en) * | 1985-05-09 | 1986-11-13 | Nec Corp | Testing apparatus |
| JPH07146344A (en) * | 1993-11-25 | 1995-06-06 | Nec Corp | Logic circuit and its testing method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760865A (en) * | 1980-09-30 | 1982-04-13 | Nec Corp | Integrated circuit device |
| JPS5787150A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
-
1983
- 1983-06-22 JP JP58112163A patent/JPS604232A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760865A (en) * | 1980-09-30 | 1982-04-13 | Nec Corp | Integrated circuit device |
| JPS5787150A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Large-scale integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61256268A (en) * | 1985-05-09 | 1986-11-13 | Nec Corp | Testing apparatus |
| JPH07146344A (en) * | 1993-11-25 | 1995-06-06 | Nec Corp | Logic circuit and its testing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0262867A3 (en) | Integrated circuit with memory self-test | |
| DE3382311D1 (en) | Online-monitor. | |
| KR880011721A (en) | Cryptographic System and Its Processing Method | |
| IT1230685B (en) | TESTING OF INTEGRATED CIRCUITS PRESENT ON A SUPPORT | |
| JPS5454536A (en) | Data processor | |
| JPS5661827A (en) | Digital-analog converter | |
| ITMI942324A1 (en) | MULTIPLE BIT TEST CIRCUIT OF SEMICONDUCTOR MEMORY DEVICES | |
| JPS604232A (en) | Method for designating test mode of lsi | |
| DE69831918D1 (en) | Memory circuit with DMA test and its test method | |
| KR880000960A (en) | Semiconductor memory | |
| US4789852A (en) | Method and apparatus for converting data in a binary format | |
| US7284172B2 (en) | Access method for embedded JTAG TAP controller instruction registers | |
| KR860009340A (en) | Memory capacity expansion circuit | |
| EP0114390B1 (en) | Bit pattern check circuit | |
| JPS5713561A (en) | Memory device | |
| JPS5710846A (en) | Information processing equipment | |
| FR2677476B1 (en) | SHARED AUXILIARY BUFFER MEMORY AND METHOD FOR AUTOMATICALLY TESTING SUCH A MEMORY. | |
| JPS5588154A (en) | Data storage method | |
| JPS5860480A (en) | Semiconductor memory | |
| SU1091164A1 (en) | Device for serial separating of ones from binary code | |
| JPS60192343A (en) | Semiconductor integrated circuit | |
| JPS5621261A (en) | Processing system for memory unit read/write | |
| JPS6161425B2 (en) | ||
| KR890008827A (en) | Dynamic memory | |
| JPS5775347A (en) | Interface circuit of printer |