JPS6041387B2 - Direct memory access control circuit - Google Patents

Description

【発明の詳細な説明】 （適用分野） 本発明は、ダイレクトメモリアクセス（以下ＤＭＡと略
す）制御方法によりデータ転送を行なうチャネル制御部
において、ミニコンピュータシステムで必要となるチャ
ネルの機能を現在安価に、且つ大量に使用されているＤ
ＭＡ制御用のＬＳＩとＭＳＩの組合せにより構成するダ
イレクトメモリアクセス制御回路（以下ＤＭＡ制御回路
と略す）に関する。Detailed Description of the Invention (Field of Application) The present invention provides a channel control unit that performs data transfer using a direct memory access (hereinafter abbreviated as DMA) control method, and provides channel functions currently required in minicomputer systems at low cost. , and is used in large quantities D
The present invention relates to a direct memory access control circuit (hereinafter abbreviated as DMA control circuit) configured by a combination of LSI and MSI for MA control.

（背景技術） ミニコンピユータシステムで１／０とメインメモリの間
でデータ転送を行なうＤＭＡ方式のチャネル制御部では
、データ転送の高速化を実現するために、従来は高速で
動作可能なＭＳＩ等で構成されていた。(Background technology) In the DMA channel control unit that transfers data between 1/0 and the main memory in a minicomputer system, in order to achieve high-speed data transfer, conventionally, MSI, etc. that can operate at high speed has been used. It was configured.

従ってチャネル制御部の部品数が多くなり、限られたス
ペースに多くのチャネルを収容することが困難であった
。一方、最近では１／０の処理速度が向上し、ＯＭＡ転
送でなければ１／○の機能が十分発揮できない場合が多
くなっており、それに伴ってＤＭＡチャネルも多チャネ
ル化が要求されてきている。さらに現在のミニコンピュ
ータより上位のシステムでは、プログラムの保護を行な
うためのメモＩＪプロテクト機能及び安価なダイナミッ
クメモリの出現によるメモリ容量の増加など、ＤＭＡチ
ャネルに要求される機能も増えているので、従来と同じ
方式で複数のＤＭＡチャネル例えばＤＭＡ８チャネルを
サポートしようとするとチャネル制御部が肥大化する欠
点があつた。最近では、マスタ・スライスＬＳＩの出現
により専用のＬＳＩが簡単に開発、入手可能であるが、
これらのＬＳＩは一般にコスト高であり、又チャネルの
機能変更に対しても容易に対応できない欠点がある。Therefore, the number of components in the channel control section increases, making it difficult to accommodate a large number of channels in a limited space. On the other hand, recently, the processing speed of 1/0 has improved, and in many cases, the functions of 1/○ cannot be fully demonstrated without OMA transfer, and accordingly, there is a demand for multi-channel DMA channels. . Furthermore, in systems higher than current minicomputers, the functions required of the DMA channel are increasing, such as the memo IJ protection function to protect programs and the increase in memory capacity due to the advent of inexpensive dynamic memory. If an attempt was made to support a plurality of DMA channels, for example 8 DMA channels, using the same method as above, the channel control section would become bulky. Recently, with the advent of master slice LSIs, dedicated LSIs can be easily developed and obtained.
These LSIs are generally expensive and have the disadvantage that they cannot easily accommodate changes in channel functions.

（発明の課題） 本発明の目的は前記欠点を除去するもので、チャネルに
必要な情報を記憶するためのＲＡＭとメモリアドレスを
計数するための加算器とＤＭＡコントロール用は１との
組合せにより、複数のチャネルについて共通に動作する
回路（以下、共通回路と略す）を構成し、ＤＭＡの多チ
ャネル化及びメモリ空間の拡張に対して容易に対応可能
としたものである。(Problem of the Invention) An object of the present invention is to eliminate the above-mentioned drawbacks by combining a RAM for storing information necessary for a channel, an adder for counting memory addresses, and 1 for DMA control. A circuit that operates in common for a plurality of channels (hereinafter abbreviated as a common circuit) is configured to easily support multi-channel DMA and expansion of memory space.

（実施例） 第１図により、本発明の実施例を説明する。(Example) An embodiment of the present invention will be explained with reference to FIG.

第１図において、１，２，３はランダム・アクセスメモ
リで、１は拡張アドレスの記憶、２はチャネルステイタ
スの記憶、３はプロテクションキーの記憶に使用される
。ここで本発明の中の拡張アドレスとは後述のＤＭＡＣ
６にセットすることができるアドレス領域を越えたアド
レスを意味する。すなわち、ＤＭＡＣ６のアドレス空間
が２１５までとすれば、２１６以上のアドレスは拡張ア
ドレスとしてＲＡＭＩに記憶される。４及び５はれ瓜Ｅ
→ＩＬＩＮＥの切替ゲートで、入力端子３がＬＯＷレベ
ルの時上段（１側）を選択、ＨＩＧＨレベルの時下段（
２側）を選択する。In FIG. 1, 1, 2, and 3 are random access memories, 1 is used to store extended addresses, 2 is used to store channel status, and 3 is used to store protection keys. Here, the extended address in the present invention is DMAC, which will be described later.
This means an address beyond the address range that can be set to 6. That is, if the address space of the DMAC 6 is up to 215, addresses 216 and above are stored in the RAMI as extended addresses. 4 and 5 Swelling melon E
→Use the ILINE switching gate to select the upper stage (1 side) when input terminal 3 is at LOW level, and to select the lower stage (on the 1 side) when input terminal 3 is at HIGH level.
2 side).

６は複数のチャネルについて独立したメモリアドレス、
データ数のカウンタ、ＤＭＡ優先順位の判定回路及び認
識信号の送出回路を有する汎用のＤＭＡコントロール用
ＬＳＩであり、通常はＤＭＡチャネル程度を内蔵したも
のである。6 is an independent memory address for multiple channels;
It is a general-purpose DMA control LSI that has a data number counter, a DMA priority determination circuit, and a recognition signal sending circuit, and usually has a built-in DMA channel or so.

８は加算器、９は加算結果を一時記憶するためのバッフ
ァレジスタである。8 is an adder, and 9 is a buffer register for temporarily storing the addition result.

７はエンコーダであり、その時動作しているＤＭＡＡＣ
Ｋ信号を受けて２進数に変換し、これをＲＡＭＩ〜３の
アドレスラインに入力するためのものである。7 is an encoder, which is the DMAAC that is operating at that time.
This is for receiving the K signal, converting it into a binary number, and inputting it to the address lines of RAMI~3.

１川まメモリアドレスの下位側が全て“１”になった時
に“１”を出力するゲートで、拡張アドレスを歩進（十
１）するのに使用する。This is a gate that outputs "1" when all the lower side of the memory address becomes "1", and is used to increment (11) the extended address.

なお、第１図において本発明の説明に必要でない信号線
、例えばＲＡＭのＩＪ−ド／ライト線、メモリバスのリ
ード／ライト線などは省略してある。In FIG. 1, signal lines that are not necessary for explaining the present invention, such as RAM IJ-read/write lines and memory bus read/write lines, are omitted.

以下第１図の構成において動作を説明する。The operation of the configuration shown in FIG. 1 will be explained below.

ＤＭＡ転送を開始する場合は、チャネルを起動する前に
ＣＰＵより下記手順により各レジスタに対して初期設定
を行なうＤＭＡＣ６には、データ転送を開始するチャネ
ルに対してメモリアドレスの下位側及びデータ転送数を
セットする。When starting a DMA transfer, the CPU initializes each register using the following procedure before starting the channel.The DMAC 6 includes the lower side of the memory address and the number of data transfers for the channel where the data transfer is to be started. Set.

続いてＲＡＭ１，ＲＡＭ３にも初期設定を行なうが、こ
の時のＲＡＭのアドレスは、切換ゲートＥＸＧ５の３入
力端子がまだＤＭＡサイクルになつていないのでＬＯＷ
レベルのため、ＣＰＵのアドレスバスを選択した状態に
なっている。そこで、ＣＰＵより使用するＤＭＡチャネ
ルに対応したアドレスを送出してＲＡＭ３にはメモリの
保護キーをセットし、ＲＡＭＩには次の手順により拡張
アドレスをセットする。すなわち、ＲＡＭＩの入力線に
はＥＸＧゲート４があり、ＣＰＵより拡張アドレスをセ
ットする場合は、ＤＭＡＢＵＳＹ信号はオフ状態（ＨＩ
ＧＨレベル）となっているので、ＲＡＭＩの入力線にＣ
ＰＵのデータバスが選択され、拡張アドレスがセットさ
れる。以上の初期設定を行なった後、ＤＭＡＣ６の中の
動作ごせたし、チャネルを動作可能状態とし、１／０か
らのデータ転送要求であるＤＲＱ信号（ＤＭＡＲＥＱＵ
ＥＳＴ）待ちの状態となる。ＤＭＡＣ６は１／０からの
ＤＲＱ信号を受信するメモリバスを専有し、１／０に対
してチャネルがＤＲＱを受付けたことを示す認識信号で
あるＤＡＣＫ（ＤＭＡＡＣＫＮＯＷＬＥＤＧＥ）信号を
返送し、メモリに対してはメモリアドレスの下位側を送
出してＤＭＡ転送サイクルに入る。この時ェンコーダＥ
ＮＣ７には、現在選択されているＤＡＮＫ信号が入力さ
れているので、それに対応した２進数がＥＸＧ５の２側
に送出される。ＥＸ０５の出力は、ＤＭＡ転送中はＤＭ
ＡＢＵＳＹ信号が“１”になるので、ＥＸＧの３入力が
ＨＩＧＨレベルとなって２側が選択されることになり、
ＥＮＣ７の出力信号がＲＡＭＩ〜３のアドレスとして送
出される。従ってＤＭＡサイクル中のＲＡＭ出力は、予
め初期設定された拡張アドレス及びプロテクションキー
が選択され、メモリバスに送出されてＤＭＡの１サイク
ルが実行されることになる。拡張アドレスについては、
ＤＭＡＣ６により送出される下位側のアドレスが全て“
１”になった時に歩進（十１）する必要があるので、Ｇ
ＡＴＥＩＯでこの状態を検出し、加算器８に“１”信号
を送出する。加算器８は、ＧＡＴＥＩ Ｏからの信号が
ＬＯＷの時は（拡張アドレス）十０を行ない、ＧＡＴＥ
Ｉ Ｏからの信号がＨＩＧＨの時は（拡張アドレス）十
１を行なって、バッファレジスタＢＵＦ９に送出する。
ＢＵＦ９の出力は、ＥＸＯゲートの１側に接続されてお
り、ＤＭ鶴伝送中はＥＸＧ４の３入力はＬＯＷレベルに
なっているので、ＲＡＭＩにはアドレスの加算された結
果が入力されることになり、現在のＤＭＡサイクルが終
了する前にチャネル制御部で再びＲＡＭＩに拡張アドレ
スを書込むことにより、メモリアドレスが更新される。
第１図でＲＡＭ２はメモリのバリテイエラ、プロテクシ
ヨンエラーなどのＤＭＡ転送に伴なう情報を記憶するた
めのもので、システムによっては必ずしも必要ではない
が、本例のような応用も可能である。以上説明したシー
ケンスによりＤＭＡ転送が実行されるが、ＲＮＭＩ〜３
はアドレスラインが共通になっているので、入出力線の
数が多いＲＡＭを選択して、例えばＲＡＭ１とＲＡＭ３
を１つのＲＡＭで置き換えることにより、さらに部品の
数を減少させることも可能である。Next, initial settings are made for RAM1 and RAM3, but at this time, the address of RAM is LOW because the 3rd input terminal of switching gate EXG5 has not yet entered the DMA cycle.
Because of the level, the CPU address bus is selected. Therefore, an address corresponding to the DMA channel to be used is sent from the CPU, a memory protection key is set in the RAM 3, and an extended address is set in the RAMI by the following procedure. That is, the RAMI input line has an EXG gate 4, and when setting an extended address from the CPU, the DMABUSY signal is in the off state (HI
GH level), so connect C to the RAMI input line.
The PU data bus is selected and the extended address is set. After performing the above initial settings, the operation in DMAC 6 is complete, the channel is enabled, and the DRQ signal (DMAREQU), which is a data transfer request from 1/0, is completed.
EST) is in a waiting state. DMAC6 exclusively uses the memory bus to receive the DRQ signal from 1/0, and returns a DACK (DMA ACKNOWLEDGE) signal, which is a recognition signal indicating that the channel has accepted the DRQ, to 1/0, and sends out the lower side of the memory address and enters a DMA transfer cycle. At this time encoder E
Since the currently selected DANK signal is input to NC7, the corresponding binary number is sent to the 2 side of EXG5. The output of EX05 is DM during DMA transfer.
Since the ABUSY signal becomes "1", the 3 inputs of EXG become HIGH level and the 2 side is selected.
The output signal of ENC7 is sent as the address of RAMI~3. Therefore, for the RAM output during a DMA cycle, the extended address and protection key initialized in advance are selected and sent to the memory bus, and one cycle of DMA is executed. For extended addresses,
All lower addresses sent by DMAC6 are “
Since it is necessary to advance (11) when it reaches 1", G
ATEIO detects this state and sends a "1" signal to adder 8. Adder 8 performs 10 (extended address) when the signal from GATEI O is LOW, and
When the signal from IO is HIGH, (extended address) 11 is performed and sent to buffer register BUF9.
The output of BUF9 is connected to the 1 side of the EXO gate, and the 3 inputs of EXG4 are at LOW level during DM Tsuru transmission, so the result of adding the addresses will be input to RAMI. , the memory address is updated by writing the extended address to the RAMI again in the channel controller before the current DMA cycle ends.
In FIG. 1, a RAM 2 is used to store information associated with DMA transfer such as memory validation errors and protection errors, and although this is not always necessary depending on the system, it can also be applied as in this example. DMA transfer is executed according to the sequence explained above, but RNMI~3
has a common address line, so select a RAM with a large number of input/output lines, for example RAM1 and RAM3.
It is also possible to further reduce the number of parts by replacing the memory with one RAM.

第１図ではＤＭＡチャネル数は４つの場合について説明
したが、ＤＭＡＣ６の数を増加して、チャネル数を例え
ば８〜１６チャネルにしても、チャネル数がＲＡＭのア
ドレス領域を越えない限り対応可能であり、ＤＭＡ８チ
ャネルについてサポートした実施例を第２図に示す。In Figure 1, we have explained the case where the number of DMA channels is four, but even if the number of DMAC6 is increased to, for example, 8 to 16 channels, it can be handled as long as the number of channels does not exceed the address area of the RAM. FIG. 2 shows an embodiment that supports eight DMA channels.

第２図は第１の実施例に対して、ＤＭＡＣＩ Ｉを追加
し、ＤＭＡの認識線であるＤＡＣＫ信号をェンコーダＥ
ＮＣ７の入力に追加したものであり、動作は第１図のも
のと全く同じである。In Fig. 2, DMACI I is added to the first embodiment, and the DACK signal, which is the DMA recognition line, is sent to the encoder E.
This is added to the input of NC7, and the operation is exactly the same as that shown in FIG.

第２図の如く、本発明ではチャネル数を増加する場合は
、例えばＲＡＭのアドレス線及びェンコーダの出力とし
て４ビット分を確保しておけば、２４ ＝１６で１６チ
ャネルまでについては、共通回路を何ら変更することな
く対応可能となることが特徴である。As shown in Fig. 2, in the case of increasing the number of channels according to the present invention, for example, if 4 bits are secured as the address line of the RAM and the output of the encoder, a common circuit can be used for up to 16 channels (24 = 16). The feature is that it can be handled without any changes.

又、アドレス空間の拡張に対しても、予めＲＡＭＩの入
出力線に予備を準備しておくことにより、全てのＤＭＡ
チャネルに対して容易に拡張可能である。（発明の効果
） 本回路方式では、ＤＭＡＣ６周辺の回路が複数のチャネ
ルに対する共通回路になっているので、部品数が少ない
簡単な回路で多チャネルのサポートが可能となり、コス
ト低減とともに信頼性が向上する利点がある。Also, for address space expansion, by preparing spare RAMI input/output lines in advance, all DMA
Easily scalable to channels. (Effects of the invention) In this circuit system, the circuit around the DMAC6 is a common circuit for multiple channels, so it is possible to support multiple channels with a simple circuit with a small number of components, reducing costs and improving reliability. There are advantages to doing so.

又本方式では１つのチャネルについて動作が確認できれ
ば、ＤＭＡＣ周辺が共通回路になっているので他のチャ
ネルもほとんど動作可能であり、調整時間を短縮できる
効果もある。Furthermore, in this system, if the operation of one channel is confirmed, since the DMAC periphery is a common circuit, most of the other channels can also be operated, which has the effect of shortening the adjustment time.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明による装置の１実施例の構成図、第２図
は本発明による装置の別の実施例の構成例である。 １，２，３……ランダムアクセスメモリ、４，５・・・
・・・４１ＮＥ→ＩＬ川Ｅ切換ゲート、６・・・・・・
ＤＭＡコントロール用ＬＳＩ、７……エンコーダ、８・
・・・・・加算器、９……バッファレジスタ、１０・・
・・・・ゲ−トぐ１”検出用のゲート）、１１・・・・
・・ＤＭＡコントロール用は１（第２図のみ）。 第１図 第２図FIG. 1 is a block diagram of one embodiment of the apparatus according to the present invention, and FIG. 2 is a block diagram of another embodiment of the apparatus according to the present invention. 1, 2, 3... Random access memory, 4, 5...
...41NE → IL River E switching gate, 6...
DMA control LSI, 7...Encoder, 8.
...Adder, 9...Buffer register, 10...
...gate 1" detection gate), 11...
...1 for DMA control (Figure 2 only). Figure 1 Figure 2

Claims (1)

【特許請求の範囲】[Claims] １ 複数のＤＭＡチヤネルを有するダイレクトメモリア
クセスコントローラ（ＤＭＡＣ）の制御によりメインメ
モリと複数の入出力装置（Ｉ／Ｏ）との間でデータ転送
を行なうダイレクトメモリアクセス制御回路において、
前記ＤＭＡＣの転送アドレスの拡張アドレスである上位
アドレスを各チヤネル毎に与えるランダムアクセスメモ
リ（ＲＡＭ）と、初期設定時に中央処理装置（ＣＰＵ）
から供給される前記ＲＡＭのアドレスを選択し、ＤＭＡ
転送中のときにこのときのＤＭＡチヤネル番号に対応す
る前記ＲＡＭのアドレスを選択して前記ＲＡＭに供給す
る第１の切換えゲートと、ＤＭＡ転送中のときに前記Ｄ
ＭＡＣの転送アドレスの下位アドレスの桁上りにより拡
張アドレスを１だけ加算し前記ＲＡＭに格納する手段と
、初期設定時に前記ＣＰＵからのデータを選択し、ＤＭ
Ａ転送中のときには前記手段からの出力を選択して前記
ＲＡＭに供給する第２の切換ゲートとを有し、前記メイ
ンメモリのアドレスとして前記ＲＡＭからの上位アドレ
スと前記ＤＭＡＣからの下位アドレスが供給されること
を特徴とするダイレクトメモリアクセス制御回路。1. In a direct memory access control circuit that transfers data between main memory and multiple input/output devices (I/O) under the control of a direct memory access controller (DMAC) having multiple DMA channels,
A random access memory (RAM) that provides an upper address, which is an extended address of the transfer address of the DMAC, for each channel, and a central processing unit (CPU) at the time of initial setting.
Select the address of the RAM supplied from the DMA
a first switching gate that selects the address of the RAM corresponding to the current DMA channel number and supplies it to the RAM during the DMA transfer;
means for adding 1 to the extended address by a carry of the lower address of the MAC transfer address and storing it in the RAM;
and a second switching gate that selects the output from the means and supplies it to the RAM during A transfer, and supplies an upper address from the RAM and a lower address from the DMAC as the address of the main memory. A direct memory access control circuit characterized by: