JPS6040706B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6040706B2 JPS6040706B2 JP52158000A JP15800077A JPS6040706B2 JP S6040706 B2 JPS6040706 B2 JP S6040706B2 JP 52158000 A JP52158000 A JP 52158000A JP 15800077 A JP15800077 A JP 15800077A JP S6040706 B2 JPS6040706 B2 JP S6040706B2
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- Japan
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- gate electrode
- gate
- manufacturing
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかり、特に絶縁ゲー
ト型電界効果トランジスタのゲートの幅方向のチャンネ
ル・ストッパ領域に関するものである。
ト型電界効果トランジスタのゲートの幅方向のチャンネ
ル・ストッパ領域に関するものである。
従来の絶縁ゲート型ＭＯＳトランジスタを用いた集積回
路装置では、各素子間の絶縁分離領域を基板と同じ型の
不純物拡散層と厚いフィールド酸化膜で形成した後、Ｍ
ＯＢ型トランジスタろゲート領域にゲート絶縁膜及び多
結晶シリコンのゲート電極を形成し、基板と反対の型の
不純物を拡散してソース、ドレィンを形成する事で完成
していた。
路装置では、各素子間の絶縁分離領域を基板と同じ型の
不純物拡散層と厚いフィールド酸化膜で形成した後、Ｍ
ＯＢ型トランジスタろゲート領域にゲート絶縁膜及び多
結晶シリコンのゲート電極を形成し、基板と反対の型の
不純物を拡散してソース、ドレィンを形成する事で完成
していた。
このゲート電極形成の方法はたとえば気相成長法で多結
晶シリコンを形成し、フオト・レジストを用いた写真蝕
刻法で選択的に除去して形成される。この写真蝕刻の時
に製造上の余裕を持ってゲート電極はゲート絶縁膜を完
全に覆う必要がある為にゲート電極は必ずフィールド酸
化膜上に重なりの部分が必要となってくる。第１図は従
来技術によるダイナミック型ランダム・アクセル・メモ
リ装置のメモリ・セルの平面図である。該メモリ・セル
は１つのソース・チャンネル型ＭＯＳトランジスタと１
つの容量を持つ１トランジスタ型メモリセルであり既知
の方法で製造される。第１図の中の１１は拡散層による
デ−夕線、１２はゲート領域、１３は多結晶シリコンよ
り成るゲート電極、１４は容量部分、１５は容量部の電
極で多結晶シリコンより成るものである。一般にはゲー
ト電極の幅Ａはゲートの幅Ｂよりも広く、写真技術の製
造上のばらつきを考慮してゲートの幅方向には片側につ
き３ムｍほどフィールド上に突き出している。従って大
容量メモリ装置に用いられた場合、該メモリ・セルの構
成方法ではゲート電極の幅Ａに規定された周期で繰り返
して用いられるので、所定の値以下にして製造歩蟹を上
げたり、高密度化したりすることはできない。本発明の
目的はゲート電極幅を小さくしてＭＯＳ型トランジスタ
の大きさの縮少を計り高歩蟹で高密度な半導体装置の製
造方法を提供する事にある。
晶シリコンを形成し、フオト・レジストを用いた写真蝕
刻法で選択的に除去して形成される。この写真蝕刻の時
に製造上の余裕を持ってゲート電極はゲート絶縁膜を完
全に覆う必要がある為にゲート電極は必ずフィールド酸
化膜上に重なりの部分が必要となってくる。第１図は従
来技術によるダイナミック型ランダム・アクセル・メモ
リ装置のメモリ・セルの平面図である。該メモリ・セル
は１つのソース・チャンネル型ＭＯＳトランジスタと１
つの容量を持つ１トランジスタ型メモリセルであり既知
の方法で製造される。第１図の中の１１は拡散層による
デ−夕線、１２はゲート領域、１３は多結晶シリコンよ
り成るゲート電極、１４は容量部分、１５は容量部の電
極で多結晶シリコンより成るものである。一般にはゲー
ト電極の幅Ａはゲートの幅Ｂよりも広く、写真技術の製
造上のばらつきを考慮してゲートの幅方向には片側につ
き３ムｍほどフィールド上に突き出している。従って大
容量メモリ装置に用いられた場合、該メモリ・セルの構
成方法ではゲート電極の幅Ａに規定された周期で繰り返
して用いられるので、所定の値以下にして製造歩蟹を上
げたり、高密度化したりすることはできない。本発明の
目的はゲート電極幅を小さくしてＭＯＳ型トランジスタ
の大きさの縮少を計り高歩蟹で高密度な半導体装置の製
造方法を提供する事にある。
上記目的を達成する為の本発明の構成は、半導体基板上
に各素子間の絶縁分離領域を形成し、素子領域にゲート
絶縁膜を形成し、この上にゲート電極となるたとえば多
結晶シリコンを彼着し、写真蝕刻法でゲート電極の幅を
形成し、不純物導入でチャンネル・ストッパ領域を形成
し、二度目の写真蝕刻法でゲート電極の長さ方向を形成
し、不純物導入でソ−ス、ドレィン領域を形成する事で
製作される。
に各素子間の絶縁分離領域を形成し、素子領域にゲート
絶縁膜を形成し、この上にゲート電極となるたとえば多
結晶シリコンを彼着し、写真蝕刻法でゲート電極の幅を
形成し、不純物導入でチャンネル・ストッパ領域を形成
し、二度目の写真蝕刻法でゲート電極の長さ方向を形成
し、不純物導入でソ−ス、ドレィン領域を形成する事で
製作される。
本発明による半導体装置の製造方法によれば、ＭＯＳ型
トランジスタは、ゲート電極の幅方向の大きさがゲート
領域の幅と同じとなるので、従来と比べてトランジスタ
１個当りの大きさを小さくすることができ、高歩蟹で高
密度な大規模集積回路装置を製造することができる。
トランジスタは、ゲート電極の幅方向の大きさがゲート
領域の幅と同じとなるので、従来と比べてトランジスタ
１個当りの大きさを小さくすることができ、高歩蟹で高
密度な大規模集積回路装置を製造することができる。
次に本発明の好しし・実施例について図を用いて説明す
る。
る。
第２図は本発明の実施例によって完成される１トランジ
スタ型のメモリ・セルの平面図である。
スタ型のメモリ・セルの平面図である。
ここで２１はたとえば拡散により形成される不純物層の
データ線、２２はゲート領域、２３は多結晶シリコンの
ゲート電極、２６はチャンネル・ストッパ領域である。
ここでゲート電極の幅ＡはそのままＭＯＳ型トランジス
タのゲート幅と同じ大きさに自己整合型に作成され、従
釆に比べゲート電極幅を小さくできる。更にメモリ・セ
ルの繰り返しの大きさを決める８の幅は図ではＡ′より
も大きく描いてあるが本質的にはＡ′と同じ大きさでも
よく、このＡ′とＢ′が同じ大きさの場合には、製造上
のばらつきでゲート電極とゲートの重ならない部分にの
みチャンネル・ストッパ領域２６は形成される。いま、
第２図のＸ−Ｘ′の直線で横切る断面を×方向の断面と
し、Ｙ一Ｙの直線で横切る断面をＹ方向の断面とする。
第３図乃至第７図は本発明によるメモリ・セルの製造工
程を順次示したもので、第６図はＹ方向の断面図を、ま
た残りはＸ方向の断面図である。
データ線、２２はゲート領域、２３は多結晶シリコンの
ゲート電極、２６はチャンネル・ストッパ領域である。
ここでゲート電極の幅ＡはそのままＭＯＳ型トランジス
タのゲート幅と同じ大きさに自己整合型に作成され、従
釆に比べゲート電極幅を小さくできる。更にメモリ・セ
ルの繰り返しの大きさを決める８の幅は図ではＡ′より
も大きく描いてあるが本質的にはＡ′と同じ大きさでも
よく、このＡ′とＢ′が同じ大きさの場合には、製造上
のばらつきでゲート電極とゲートの重ならない部分にの
みチャンネル・ストッパ領域２６は形成される。いま、
第２図のＸ−Ｘ′の直線で横切る断面を×方向の断面と
し、Ｙ一Ｙの直線で横切る断面をＹ方向の断面とする。
第３図乃至第７図は本発明によるメモリ・セルの製造工
程を順次示したもので、第６図はＹ方向の断面図を、ま
た残りはＸ方向の断面図である。
第３図は×方向の断面図であり、Ｐ型で１５０−肌の比
抵抗のシリコン基板３１上に既知の窒化シリコン膜を用
いて選択酸化法で１〆ｍの二酸化シリコン膜３２を形成
することで絶縁分離領域を形成する工程を示したもので
ある。第４図は容量部分の形成工程を示したものである
。
抵抗のシリコン基板３１上に既知の窒化シリコン膜を用
いて選択酸化法で１〆ｍの二酸化シリコン膜３２を形成
することで絶縁分離領域を形成する工程を示したもので
ある。第４図は容量部分の形成工程を示したものである
。
９００℃の熱酸化により素子となるべき領域上に５００
Ａの二酸化シリコン膜を形成し、その上に１び仇‐３の
リンを含んだ０．５〃ｍの多結晶シリコン膜を気相成長
法で被着し、写真蝕刻法で多結晶シリコン、二酸化シリ
コン膜を順、次選択的に除去して客童部のゲ〜ト絶縁劇
膜３３とゲート電極３４を形成する。
Ａの二酸化シリコン膜を形成し、その上に１び仇‐３の
リンを含んだ０．５〃ｍの多結晶シリコン膜を気相成長
法で被着し、写真蝕刻法で多結晶シリコン、二酸化シリ
コン膜を順、次選択的に除去して客童部のゲ〜ト絶縁劇
膜３３とゲート電極３４を形成する。
第５図はソース・チャンネル型トランジスタのゲート部
分の形成工程を示したものである。
分の形成工程を示したものである。
９００℃の熱酸化で素子となるべき領域上に１００帆の
二酸化シリコン膜３５を形成し、その上に気相成長法で
１杉節‐３のリンを含んだ１．５ｒｍの多結晶シリコン
膜３６を彼着する。
二酸化シリコン膜３５を形成し、その上に気相成長法で
１杉節‐３のリンを含んだ１．５ｒｍの多結晶シリコン
膜３６を彼着する。
第６図はＹ方向の断面図である。
フオト・レジスト３７を用いた写真蝕亥Ｕ法でＭＯＳ型
トランジスタの幅方向のみの多結晶シリコン３６を選択
的に除去し、二酸化シリコン膜３５を残した状態でイオ
ン注入法により、５加ＫｅＶで１び３凧‐２のポロンを
注入しトランジスタの幅方向に自己整合型にチャンネル
・ストッパ領域３８を形成する。第７図は×方向の断面
図である。
トランジスタの幅方向のみの多結晶シリコン３６を選択
的に除去し、二酸化シリコン膜３５を残した状態でイオ
ン注入法により、５加ＫｅＶで１び３凧‐２のポロンを
注入しトランジスタの幅方向に自己整合型にチャンネル
・ストッパ領域３８を形成する。第７図は×方向の断面
図である。
再度のフオト・レジスト３９を用いた写真蝕刻法でＭＯ
Ｓ型トランジスタの長さ方向の多結晶シリコン３６を選
択的に除去し、ゲート電極４０とゲート絶縁膜４１を形
成する。更にこのフオト・レジスト３９を用いてリンの
イオン注入法でトランジスタの長さ方向に自己整合型に
１ぴｏ肌‐３の濃度のソース領域４２を形成する。この
後気相成長法で０・５ムｍ二酸化シリコン膜をチャンネ
ル・ストッパ領域３８上やソース領域４２上に形成し、
金属配線を行うことで完成される。ここでチャンネル・
ストッパ領域やソース領域４２上の二酸化シリコン膿の
形成は、同時の熱酸化や別々の熱酸化の工程で行っても
よく、まさ、本発明はソース・チャンネル型トランジス
タで行ったが、ソースとドレィンを有するＭＯＳ型トラ
ンジスタの製作に用いても同様にできる。
Ｓ型トランジスタの長さ方向の多結晶シリコン３６を選
択的に除去し、ゲート電極４０とゲート絶縁膜４１を形
成する。更にこのフオト・レジスト３９を用いてリンの
イオン注入法でトランジスタの長さ方向に自己整合型に
１ぴｏ肌‐３の濃度のソース領域４２を形成する。この
後気相成長法で０・５ムｍ二酸化シリコン膜をチャンネ
ル・ストッパ領域３８上やソース領域４２上に形成し、
金属配線を行うことで完成される。ここでチャンネル・
ストッパ領域やソース領域４２上の二酸化シリコン膿の
形成は、同時の熱酸化や別々の熱酸化の工程で行っても
よく、まさ、本発明はソース・チャンネル型トランジス
タで行ったが、ソースとドレィンを有するＭＯＳ型トラ
ンジスタの製作に用いても同様にできる。
第１図は従来技術による１トランジスタ型メモリ・セル
の平面図である。 第２図は本発明の一実施例による半導体装置の平面図で
ある。第３図乃至第７図は本発明一実施例の製造方法を
工程順に示した断面図であり、第３図、第４図、第５図
および第７図は第２図を切断線Ｘ−Ｘ′に沿って切断し
た矢印の方向を視た部分を、第６図は第２図を切断線Ｙ
−Ｙに沿って矢印の方向を視た部分を示している。尚、
図において、１１と２１はデータ線、１２と２２はゲー
ト領域、１３と２３はゲート電極、１４と２４は容量領
域、１５と２５は容量部の電極、２６はチャンネル・ス
トッパ領域、３１はシリコン基板、３２は二酸化シリコ
ン膜、３３と４１はゲート絶縁膜、３４は容量部の電極
、３５は二酸化シリコン膜、３６は多結晶シリコン、３
７と３９はフオト・レジスト、３８はチヤンネル・スト
ッパ領域、４０はゲート電極、４２はソースである。 券「図 弟２図 第３図 多４図 努づ図 チふ図 多フ図
の平面図である。 第２図は本発明の一実施例による半導体装置の平面図で
ある。第３図乃至第７図は本発明一実施例の製造方法を
工程順に示した断面図であり、第３図、第４図、第５図
および第７図は第２図を切断線Ｘ−Ｘ′に沿って切断し
た矢印の方向を視た部分を、第６図は第２図を切断線Ｙ
−Ｙに沿って矢印の方向を視た部分を示している。尚、
図において、１１と２１はデータ線、１２と２２はゲー
ト領域、１３と２３はゲート電極、１４と２４は容量領
域、１５と２５は容量部の電極、２６はチャンネル・ス
トッパ領域、３１はシリコン基板、３２は二酸化シリコ
ン膜、３３と４１はゲート絶縁膜、３４は容量部の電極
、３５は二酸化シリコン膜、３６は多結晶シリコン、３
７と３９はフオト・レジスト、３８はチヤンネル・スト
ッパ領域、４０はゲート電極、４２はソースである。 券「図 弟２図 第３図 多４図 努づ図 チふ図 多フ図
Claims (1)
- １ 一導電型の半導体基板に素子分離用の厚いシリコン
酸化膜を形成する工程と、一方向に延在しかつ所定のゲ
ート電極幅を有する導電層を設ける工程と、該導電層を
マスクとして前記シリコン酸化膜と該導電層下の半導体
基板の部分との間に一導電型の不純物を導入する工程と
、該導電層の長さ方向を所定のゲート電極が得られるよ
うにパターニングし、該導電層の長さ方向の端をマスク
として逆導電型の不純物を該半導体基板に導入してソー
ス、ドレイン領域を形成する工程とを有することを特徴
とする半導体基板の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52158000A JPS6040706B2 (ja) | 1977-12-28 | 1977-12-28 | 半導体装置の製造方法 |
| US05/942,729 US4268847A (en) | 1977-09-16 | 1978-09-15 | Semiconductor device having an insulated gate type field effect transistor and method for producing the same |
| US06/192,401 US4357747A (en) | 1977-09-16 | 1980-09-30 | Method for producing a semiconductor device having an insulated gate type field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52158000A JPS6040706B2 (ja) | 1977-12-28 | 1977-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5491086A JPS5491086A (en) | 1979-07-19 |
| JPS6040706B2 true JPS6040706B2 (ja) | 1985-09-12 |
Family
ID=15662050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52158000A Expired JPS6040706B2 (ja) | 1977-09-16 | 1977-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6040706B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145847A (ja) * | 1983-02-08 | 1984-08-21 | ルノ−・ピエ−ル・ロ−ラン・オト | 捨型枠を用いた建設用型枠 |
-
1977
- 1977-12-28 JP JP52158000A patent/JPS6040706B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59145847A (ja) * | 1983-02-08 | 1984-08-21 | ルノ−・ピエ−ル・ロ−ラン・オト | 捨型枠を用いた建設用型枠 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5491086A (en) | 1979-07-19 |
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