JPS6040596A

JPS6040596A - 電子装置

Info

Publication number: JPS6040596A
Application number: JP59145286A
Authority: JP
Inventors: ピーター・シー・テイ・ロバーツ; トー・テイ・ブ
Original assignee: Honeywell Inc
Current assignee: Honeywell Inc
Priority date: 1983-07-14
Filing date: 1984-07-14
Publication date: 1985-03-02
Also published as: EP0137135A3; CA1219369A; EP0137135A2; US4608672A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、アドレス舎デコーダがデータ・フィルドの中
央に置かれるような半導体メモリに関するものであり、
とくに、ショットキー・ダイオード寺メモリアレイとと
もに、語線ドライバとして集積化したショットキー・ロ
ジック（ＩＳＬ）ｔｉは金属−半導体電界効果トランジ
スタ（ＭＥＳＦＩ灯）グー１ｃｍ利用する読出し専用メ
モ’Ｊ　（ＲＯＭ）に関するものである。

〔従来技術〕

半導体メモリは記録密度を高くし、消費電力全最小にし
、読出し動作と畜込み動作の速度金高くし、完全に機能
するように容易に処理されるメモリチップを得ることを
めている。ダイオードのデータフィールドは通常は高い
歩留ｖ全示し、かつ記録密度が比較的高いから、ダイオ
ードのデータフィールドは有利である。このことは、シ
ョットキー・ダイオードの処理の歩留、！７が高いため
に、ショットキー・ダイオードプレイの場合にとくにそ
うである。読出し専用記憶装置すなわち再生専用記憶装
置（ＲＯ３）マトリックス、およびショットキー・ダイ
オードがメモリアレイ全形成するトランジスタ・スイッ
チング回路の例が米国特許第４３４７５８５号と第４２
７６６１７号に開示されている。

米国特許第４３４７５８５号　においては、それぞれ何
個かのトランジスタを含む複合ＴＴＬ語線ゲート（ゲー
）１９Ａのような）と、複雑なセンス増幅器（増幅器８
６Ａのような）が用いられる。

そのためには、ゲートのために比較的大きなチップ面積
全使用すること全必要とする。米国特許第４２７６６１
７号においては、２種類のショットキー・ダイオード・
バリヤ（すなわち、ダイオード３１−ｎｎ　、　７０−
７ｎのような高バリヤダイオードと９Ｏ−９ｎのような
低バリヤダイオード）が回路中に含まれる。２種類のシ
ョットキー・ダイオード全使用すると、１種類のショッ
トキー・ダイオード金層いる場合よりも処理が複雑とな
る。

また、それら、２つの米国特許においては、回路アドレ
ス・デコーダ（第４２７６６１７号においては回路１１
０，１２０を、第４３４７５８５号においては回路１９
Ａ、４０Ａ’を見よ）をデータフィールド・メモリアレ
イの周辺に置く。列ドライバまたは行ドライバのいずれ
か一方または両方からのフイールドの端に配置されてい
るデータビットに対しては、離れている場所におけるデ
ータに作用を及ぼすために、対応するビット線と語線の
少くとも一方に沿って最高の電圧降下を必要とする。そ
れら２つの米国特許に示されでいる構成に対して、与え
られたメモリの寸法に対する離れた場所におけるデータ
に作用を及ｌ″Ｊｆ、丁ために必要な電圧降下を小さく
することが好ましい。電圧降下を小さくするとノイズマ
ージンが小さくなり、したがって設計の余裕が小さくな
り、！！たけ、それらの米国特許に開示されているよう
な構成よりも多くのデータビットを、与えられたノイズ
マージンに対して、回路内に設計できるようにする。

〔発明の概要〕

本発明は、内部の場所にデータを格納できる第１と第２
のメモリアレイと、第】のメモリアレイと第２のメモリ
アレイの間に位置させられ、前記場所に対応するアドレ
ス信号入力を復号するためのアドレスＯデコーダと全備
える電子装置を提供するものである。アドレスＯデコー
ダは１群のＩＳＬ　ゲートまたはＭＥＳＦＥＴ　Ｍｌ理
ゲートとして構成すると有利である。ＩＳＬ構成に用い
られる場合に、ＩＳＬゲートで用いられるショットキー
・ダイオードと同じショットキー會ダイオードをメモリ
アレイに用いるショットキー・ダイオードのメモリアレ
イ全形成することも有利である。更に別の実施例では各
ビット線のためのプレチャージされる回路金膜ける。

〔実施例〕

以下、図面全参照して本発明の詳細な説明する。

装［１０（第１図）は電気信号として入力されたデータ
または格納されているデータ全処理するための、半導体
メモリ装置のような、装置でろる。

本発明は読出し専用メモＩＪ　（ＲＯＭ）としてとくに
用いられる装置についてのものである。そのようなＲＯ
Ｍのアーキテクチャの例が第１図に示されている。

装置１０は、中央部にアドレス復号器１２を含む。この
アドレス復号器１２は、たとえば、１群の語線ドライバ
１４と、それらの語線ドライバの横に配置さ扛る第１の
ダイオードアレイ１６と第２のダイオードプレイ１８と
で構成される。ＷＪｌのメモリアレイ２０がアドレス復
号器１２の左側に配置され、第２のメモリアレイ２２が
アドレス復号器１２の右側に配置される。アレイ２０に
近接して電流源２４が設けられ、アレイ２２に近接して
電流源２６が設けられる。

アドレス情報２８會アドレス復号器１２に入力させるた
めの手段が装置１０に含まれる。アドレス入力手段２８
は、第１のアドレス復号ドライバ群３０と、第２のアド
レス復号ドライバ群３２と、電子信号３４をアドレス復
号ドライバ３０．３２に入力するための手段３４を含む
。

装置１０からデータを出力するための手段は、左アレイ
出力器３８と右アレイ出力器４０全含む。

各アレイ出力器３８．４０は、メモリアレイ２０．２２
とそれぞれ作動的に組合わされる１、左メモリアレイ選
択器４２と右メモリアレイ選択器４４全更に含むことが
できる。川内線の数ケ減少するために、装置１０からの
データのと９出し全可能にするための手段４８とともに
、「ワイヤド」論理出力を与えるための手段４６を出力
器３６になるべく含ませる。

装置１０に用いると有利でるる部品を一層詳しく示す装
置１０の全体の回路図全第２図に示す。

この回路図においてナントゲート５０．５２は２つの語
線ドライバ群１４の例である。語線ドライバ５０．５２
への入力は、それぞれＷＬ５４．５６に沿って行われる
。語線ドライバ５０．５２からの出力は、ＷＬ５８．６
０に沿ってそ扛ぞれ行わする。図示を明確にするためだ
けに、ＷＬは先を切りつめて示してるる。

第２図は説明のためにダイオードプレイ１６゜１Ｂ、２
０．２２の一部だけを示すが、典型的なそのようなダイ
オード・アレイははるかに大きいものであることを理解
すべきである。ダイオードアレイ１８は入力線６６．６
８Ｔｒ含む。第２図における記号Ｘはダイオード（なる
べくショットキー・ダイオード）の存在全厚す。第２図
においてダイオードアレイ１６は２個のダイオード７０
゜７２　”ｆ含み、ダイオードアレイ１８はダイオード
７４．７６に含む。左メモリアレイ２０は、ビット線７
８．８０とダイオード８２，８４，８６゜８８ｆｔ含み
、右メモリアレイ２２は、ビット線９０．９２とダイオ
ード９４，９６　．９８，１００を含む。

第２図においては、電流源２４は線１０２　により電源
電圧Ｖｃｃに接続さｎｌ　ビット線７８．８０にそれぞ
れ接続される個々の電流源１０４，１０６を含む。電流
源２６は線１０８によ！ｌｌｔ＃、を圧Ｖｃｃに同様に
接続さｎ１個々の電流源１１０　。

１１２をビット線９０．９２にそｔそれ接続する。

アドレス拳ドライバ３０．３２は復号ドライバ１１４．
１１６，１１８，１２０　を含む。　各復号ドライバは
インバータとして構成すると有利である。各復号ドライ
バ３０．３２においては、一方のインバータの出力端子
が他方のインバータの入力端子となって、入力端子の数
ケ減少するように（たとえば入力端子１２２，１２４　
を見よう、それらのインバータは対として組合わせると
有利である。この対としての組合わせは、線１２６　と
　１２８により行われる。インバー１１１４．１１６，
１１８，１２０の出力端子は線６２，６４．６６．６８
にそれぞれ接続さｎる。

メモリアレイ出力回路３８．４０は、インバータ１３０
と　１３２，１３４　と１３６をそれぞれ含む。インバ
ータ１３０，１３２，１３４．１３６の入力端子位、ヒ
ツト線７８．８Ｇ、９０．９２にそれぞれ接続される。

メモリアレイ出力回路３１１，４０１！、インバータ１
３０と　１３２，１３４　と　１３６全それぞれ含む。

インバータ１３０，１３２，１３４，１３６の入力端子
は、ヒツト９７Ｂ、８０，９０．９２にそｔ−Ｌぞれ接
続される。インバータ１３０，１３４の出力端子は「ワ
イヤドーオア」である、すなわち、いずれか一方へ論理
工入力が与えられると共通出力線１３８に論理ｌ出力が
生ずるように、インバータ１３０，１３４　の出力は電
気的に接続される。同様に、インバータ１３２，１３６
　は「ワイヤドーオア」されて、共通出力線１４０　に
出力を生ずる。

１１− 選択器４１ｔ、たとえばダイオード１４２，１４４を含
む。それらのダイオード１４２　、１４４は、乳１４６
に作動的に組合わされて、左メモリ２０を選択できるよ
うにする。選択器４４は、たとえばダイオード１４８，
１５０　を含む。そ扛らのダイオードは、ＷＬ１４６　
に作動的に組合わされて、右メモリアレイ２２全選択で
きるようにする。ナントゲート１５２　と、ＷＬ１５４
　と、ダイオード１５６．１５７　とがアドレス・デコ
ーダ１２に含まれ、かつ左メモリアレイ２０と右メモリ
アレイ２２の間で、適切な入力信号を（選択器４２．４
４とともに選択できるようにするために用いられる。

出力可能化（イネーブル）手段４８は、ダイオード１５
８，１６０　とインバータ１６２゛を含む。出力端子１
６４，１６６　がインバータ１６８，１７０全それぞれ
介して共通出力線１３８，１４０　にそれぞれ接続され
る。

第１図に示す装置（および第２図の一部）の一層詳しい
回路図を第３図に示す。第３図に示す回路図は、いくつ
かの点が第２図に示す回路図と異＝１２− なる。その違いについては後で説明する。第２図と第３
図において、機能的に対応する部分には同じ参照番号を
つけてめる。第３図に示す種々のダイオードは、なるべ
くショットキ−９ダイオードとする。メモリアレイ選択
器４２．４４とにおいては、ビット線とＷＬ線の全ての
交点にダイオードが存在する。しかし、メモリアレイ２
０または２２内の特定の交差点に論理Ｏを生じさせるこ
と全希望した時だけ、または、他の場合には出力回路３
８または４０へ送られるデータを左出力選択器４２また
は右出力選択器４４によジ希望により阻止させる時だけ
、ビット線とＷＬ線の間の特定の交点にダイオードが接
続される。

第３図に示されている種々のインバータと種々のナント
ゲート線、なるべく集積化されたショットキー論理（ｌ
５Ｌ）ゲートとする。ＩＳＬは、非常に高密度の組合わ
されたトランジスタロジック（ＭＴＬ）である。このＭ
ＴＬは、極めて僅かに飽和するだけであるから、比較的
高速でるる。第４図は、基本的なＩＳＬ回路１７２　の
回路図でおる。

ＩＳＬ回路１７２　の機能は良く知られており、ＩＥＥ
Ｅ固体回路ジャーナル（ＩＥＥＥ　Ｊｏｕｒｎａｌ　ｏ
ｆＳｏｌｉｄ　５ｔａｔｅｓ　Ｃ１ｒｃｕｉｔｓ　）　
、　Ｖｏｌ、　ＳＣ−１４，４３，１９７９年６月、所
載のローストロー（Ｊ、　Ｌｏｈｓｔｒｏｈ　）のｒ　
ＩＳＬ　、標準ショットキー・プロセスで作った高速、
高密度、低電力ロジック（ＩＳＬ　、　ａ　Ｆａｓｔ　
ａｎｄ　Ｄｅｎｓｅ　ＬｏｗｅｒＬｏｇｉｃ　Ｍａｄｅ
　ｌｎ　ａ　５ｔａｎｄａｒｄ　５ｃｈｏｔｔｋ７Ｐｒ
ｏｃｅｓｓ　）　Ｊという論文に詳しく述べられている
。

ＩＳＬ回路１７２　は、１つの入力端子１７４と、電流
源１７６　と、ｎ−ｐ−ｎ）ランジスタ１７８と、ｐ−
ｎ−ｐ）ランジスタ１８０　とを含む。トランジスタ１
７８のベースハ、トランジスタ１８０のエミッタに接続
される。トランジスタ１７８のコレクタと　ＩＳＬ回路
１７２　の出力端子１８４との間に、ショットキー−ダ
イオード１８２が、直列に接続される。ＩＳＬ回路１７
２の基本的な機能はナンドであるから、ただ１つの入力
が与えられる場合には、インバータとしても機能する。

電流源１７６　は、典壓的には、電圧源とトランジスタ
１７８のベースの間に直列接続される直線抵抗器（第３
図の抵抗器１８８，１９０，１９２，１９４を参照され
たい）である。

次に、装置１０の動作を、まず第１図を参照して、次に
第３図全参照して説明する。まず、第１図を参照して、
電気信号の形のデータが、メモリアレイ２０．２２に格
納される。データの語アドレス全アドレス入力器３４に
入力することにより、データがと９出される。アドレス
入力器３４は、入力アドレスをアドレス復号ドライバ３
０．３２を介してアドレス・デコーダ１６．１８へ送ル
。

語線ドライバ１４とともに、アドレス・デコーダ１６．
１８は、アドレス入力の場所に格納されているデータ全
選択する。選択器４２．４４が含まれていると、語アド
レス入力は、メモリアレイ２０だけを、または、メモリ
アレイ２２だけ全選択するための、選択ピラトラ含む。

出力可能器４８が無いと、語アドレスがひとたび入力さ
れると、出力器３６は、アドレス語の内容を出力回路３
８゜４０を通じて、それによりワイヤドーオア出力回路
４６を通じて、出力する。メモリ選択器４２゜４４が含
捷れるものとすると、データは、左アレイ出力回路３８
または右アレイ出力回路４０のみを通じて出力される。

出力可能器により、別の可能化信号全出力回路に供給し
て、どのようなデータも出力できるようにしなければな
らない。

次に第３図を参照する。語アドレスデータが、入力端子
（Ａ５のための端子１９６だけが示されている）へ与え
られる。ドライバ１１４，１１６　のようなアドレス・
ドライバが、各入力信号及び、その相補信号全線６２．
６４のようなアドレス復号線へ導く。アドレス・デコー
ダ１６．１８は、アドレス復号線とＷＬ線の交点に設け
らｎているダイオードを使用することにより、選択され
たアドレス復号線からの論理ｌ！ｆ、たは０の入力を語
線ドライバ１４と、それのナントゲートへ与える。

たとえば、アドレス復号線６２（入力信号Ａ５が与えら
れている）とＷＬ線５４の間にショットキー拳ダイオー
ド１９８が接続される。入力端子１９６　に低電圧信号
（論理Ｏ）が与えられると、ダイオード１９８は順バイ
アスされて、電流全電源Ｖｃｃから抵抗器２００と、ダ
イオード１９８と、インバータ１１６　とを通ってアー
スまで流させる。

その几めにｎ−ｐ−ｎ）ランジスタ２０２のベースに与
えられる電圧が低くなり、入力Ａｓからナントゲート５
００Åカーベースへ低い電圧（論理０）を与える。高電
圧が入力端子へ与えられると、論理ｌがナントゲート５
０のベースへ入力されたことになる。ナントゲート５０
ＵＡ＠およびＡｌｌとして示されている他の２ろの入力
を含む。したがって、ナントゲート５０は、この例では
論理機能（Ａｓ　ＡＮＤ　Ａｓ　ＡＮＤ　Ａｎ　）　全
行う。

ゲート５０への入力のいずれ〃為が論理Ｏ″′ｃめると
、ゲート５０のトランジスタ２０２が非導通状態にされ
て、ゲート５０の出力点２０４を論理１にする。ゲート
５０への全ての入力が論理１でるる（すなわち、Ａ５　
＝１　、Ａｓ　＝ｌ　、Ａｏ：ｌ　）ときだけダイオー
ド１９７，１９８，１９９は逆バイアスされ、シタがっ
て高レベルの入力全トランジー１８＝スタ２０２　のベースに与えてそのトランジスタを導通
状態にし、ＷＬ線５８上の正電圧を接地するトランジス
タ２０２を通る導電路を形成する。そのためにゲート５
０の出力が低レベルにされ、ＷＬ線５８上の電圧が低く
（論理０）にされる。語線に低レベルのパルスが与えら
れると、メモリアレイ２０または２２内で語線とビット
線の交点において語線に接続されているダイオードが順
バイアスされて、電１Ｖｃｃからの電流全ビット線と、
その飴純に組合わされているＩＳＬドライバ・ゲートヲ
経てアースへ流す。たとえばゲート５０が開かれたとす
ると、回路点２０４は低レベルとなって左メモリアレイ
中のダイオード８１１＠バイアスし、それによ！ｌｌ電
源Ｖｃｃからの電流全線１０２　と、抵抗器１８８　と
、ダイオード８２と、語線５８と、トランジスタ２０２
　とを通ってアースへ流す。そうすると、ビット線Ｔ８
のショットキー・ダイオード８２のアノードに接続され
ている点２０５の電位が高レベル値から低レベル値へ低
下する。したがって、ビット語線の交点の間におけるシ
ョットキー・ダイオードの接続は、その交点における０
の格納として定義される。その理由は、ある語線をアド
レスすると、アドレスされた語線に交差し、かつその交
点にダイオードが接続されているようなビット線に低レ
ベルの電圧が現われていることになるからでるる。

第３図において、左ＲＯＭ　２０のビット線８゜と語線
５８の交点にダイオード８４が存在するが、そのダイオ
ード８４はビット線８０と語線５８の交点には接続され
ないことに注意されたい。したがって、トランジスタ２
２が導通状態になった時に語線５８が低レベルになると
、ビット線８ｏは高レベル状態を保つ。したがって、そ
のような交点は論理１と定められる。

出力ゲート（すなわち、インバータ１３０，１３２．２
０６，２０７）は、メモリアレイと他の回路との間のバ
ッファとして機能し、願方向電流モードトランジスタの
正常’＆電流増幅を行わせ、かつ反転機能を行う。アド
レス復号ゲートへ適切なアドレス信号ケガえたためにビ
ット線に現われたデータは、出力回路を軽て直接に出力
できるが、出力ゲート（ゲート１３４，１３６のような
）とともに共通出力線“金層いると便利である。これに
より左と右のメモリアレイが種々の「ワイヤド論理」機
能において出力線を共用できる。最後に、出力信号がイ
ンバータ２０８，２１０　’１ｉｌ−通って出力端子Ｄ
Ｏ−・・Ｄｎ　へ送らする。

第１図、第２囚に出力可能器４８が示されている。この
出力可能器４８は、入力端子２１２と、インバータゲー
ト１６２　と、ダイオード１５８゜１６０　とで簡単に
構成できる。各ダイオードは、共通出力線（ｆｃとえは
線１３８，１４０　）　と、出力インバータゲート（た
とえばゲー１−１６０，１７０）との間に接続される。

ダイオード１５８，１６０　は順バイアスさｔて、それ
に接続さｔしているビット線と導電線２１３に沿って電
流全分路し、全てのビット線に沿って一様な出力を与え
る。可能化信号が入力端子２１２に与えられると、ダイ
オード１５８　、１６０　は逆バイアスされて、どのよ
うな電圧信号でもそのビット線に存在する電圧信号をイ
ンバータ１６８，１７０　を経て出力端子１６４，１６
６へ送ることができるようにする。

第２図は、選択器４２．４４の一部も含む。ナントゲー
ト１５２ｆｌ、第２図のナントゲート５０゜５２の機能
と同じ機能を寮行する。ナントゲート１５２　と語線１
４６に関連するダイオード（すなわち、ダイオード１４
２，１４４，１４８，１５０）は、共通出力線１３８ま
たは１４０に沿って、左または右のメモリアレイと、そ
の中のデータのみ全選択するようにされる。

メモリアレイ選択まｆＣはバイト選択に関連する構造が
拡張されて、第３図に詳しく示されている。

その構造においては、左ＲＯＭ　２０または右ＲＯＭ２
２のいずれかに含まれるメモリのみ全選択するために、
２本の語線１４６，２１４　’ｅ使用できる。

ゲート１５２へ適切な信号を入力することにより語線１
４６　ｔ−一時的に高レベルまたは低レベルにできる。

ゲート２１６へ与えられる入力信号に応じて語線２１４
全一時的に高レベルまたは低レベルにできる。ナントゲ
ート１５２へはアドレス復号線Ａ。とダイオード２１８
を介して入力を与えることができ、ナントゲート２１６
へはアドレス復号線Ａ。とダイオード２１９を介して入
力を与えることができる。語線１４６を一時的に低レベ
ルにすることによｐｌその語線に関連するダイオード（
−ｊなわち、ダイオード２２０，２２２，２２４゜２２
６）が、その語線に沿う情報のどのバイｌ潜在的に出力
できるか全決定する。

たとえば、左メモリアレイ２０のダイオード２２０．２
２２　は、それぞれのビット線７８．８０の語線１４６
　との交点には接続されないから、グー）１５２　から
の出力はビット組子８．ＢＯ上のデータに作用しない。

しかし、語線１４６の論理状態は、ダイオード２２４　
と２２６を逆バイアスま友は正バイアスすることにより
、それぞれ対応するビット線９０．９２上のデータに直
接作用する。ダイオード２２４，２２６　ｋ順バイアス
すると、ビット線９０．９２’ｅ流れる電流全分流して
（これはそれらのビット線上の論理状態を区別する）、
ビット線９０．９２に沿う出力を阻止する。ゲート１５
２への入力の論理状態（すなわち、Ａｏの論理状態）′
を知ることにより、ビット１ｌｌｉ９０または９２上の
データがと９出されているか、阻止さｎている１−？決
定できる。ダイオード２３０，２３２．２３４，２３６
　はナントゲート２１６　とともに同様に動作する。

上記のバイト選択の例においては、バイトの寸法は、左
または右のメモリアレイのビット線の数（たとえば１６
０ビツト）に等しくされる。ゲート１５２　と　２１６
に類似する別のＩＳＬゲート対を加えることにより、バ
イトの寸法を小さくできる。

たとえば、別の２つのゲート（図示せず）會、別の２本
のビット線、たとえばＡｌ１　＋　Ａｌ１１　（図示せ
ず）、と、別の２本の語線と、別の２個のダイオード（
図示せず）とともに用いたとすると、バイトの寸法を手
分にできる。別のＩＳＬゲートＵゲー）１５２，２１６
　と同じように機能する。各メモリアレイ２０．２２に
よジ、ダイオードによって一方のバイトのバイト選択語
線に接続されてい２３− るビットａは、他方のバイトの対応するバイト選択語線
から切り離される。たとえば、メモリアレイ２０内のダ
イオード２３２はビット線８０全語線２１４に接続し、
ビット線８０はメモリアレイ２０の最初のバイトにめる
。別のＩＳＬＳ−ゲート中応するバイト選択語線はビッ
ト線８０に接続されない。同様に、最初のバイト選択器
内のビット線（ｆｃとえはダイオード２２２）が接続さ
れないと、そのビット線は対応する場所における第２の
バイト選択器に選択される。各付加ゲート対は、前のバ
イト寸法全子分にする。バイトの寸法がどのようなもの
でめっても、パイ）Ｕ　ＢＹＴＥ　ＭＵＸ（第３図）の
ようなマルチプレックス回路により多重化できる。

第３図においては、電流源は、直線抵抗器１８６．１８
８，１９０，１９２，１９４として示されている１５図
は、別のプレチャージ電流源の回路２３８　を示す。回
路２３８は、抵抗器２４０，２４２，２４４金含む。抵
抗器２４０はｎ−ｐ−ｎ）ランジスタ２４６のコレクタ
とエミッタの間に接続され、抵抗器２４− ２４２１−ｊ、）ランラスタ２４６０ベースとコレクタ
の間に接続される。抵抗器２４０　と　２４４は直列に
接続される。トランジスタ２４６のベースへは、入力信
号がインバータ２４８を介して与えら九る。トランジス
タ２４６が導通状態になっていると、電源Ｖｃｃ　ｎｈ
らのほとんど全ての電流はトランジスタ２４６　と抵抗
器２４４を流れる。その理由は、導通時のトランジスタ
２４６の等価抵抗値が抵抗器２４０　の抵抗値よりはる
かに低いからである。トランジスタ２４６が非導通状態
になると、電源Ｖｃｃからのほとんど全ての電流は、抵
抗器２４０，２４４　’！ｒ通って流れる。抵抗器２４
０゜２４４の抵抗値は、それぞれたとえば１５０にオー
ム、２０にオームとすることができる。

プレチャージ回路２３８は、装置１０の待機電流を小さ
く保つことにより、非常な低電力動作全行わせる。待機
期間中はメモリアレイ２０．２２は回路２３８　によｐ
高電位まで充電され、その期間中はトランジスタ２４６
は非導通状態に保たれる。そのために、トランジスタ２
４６が導通状態の時に流れる電流よりも小さい電流がビ
ット線２５０を流れる。したがって、「待機モード」中
は、装＠ｉｏの消費電力は減少する。装置１０の語線が
一時的に高レベルにされる（新しいアドレスへ変る）と
、■ＳＬゲート２４８　はトランジスタ２４６會一時的
に「導通状態」にし、待機モード中にビット線２５０ケ
流れる電流よりも大きい電流全トランジスタ２４６　と
抵抗器２４４　ｋｍつて峰丁。この大きな電流が流れる
状態は、装置１０内の動作速度を高くする高電位までビ
ット線を急速に充電するのに十分な時間だけ持続させる
。

第３図のＩＳＬゲートへの別の語線ドライバ全第６図に
示”ｊｏ　この語線ドライバにおいては、３個のｎチャ
ネル・デプリーション型ＭＥＳ　ＦＥＴ２５２．２５４
，２５６が１群の入力ショットキー・ダイオード２５８
，２６０，２６２に接続されてノアゲート２６４を形成
する。入力端子は端子２６６゜２６８．２７０でろジ、
出力端子は端子２７２である。ＭＥＳＦＥＴ２５２，２
５６　のゲーＩ・とソースは短絡されて、ゲート２６４
　にほぼ一定の電流を与える。

ゲート２６４　はノア機能全行うから、ゲート２６４を
第３図のナントゲートの代りに直接使用するためには、
少し構成全変える必要がろる。語線全一時的に低レベル
にするのではなくて一時的に高いレベルにする時には、
左メモリアレイ２０と右メモリアレイ２２にデータ全出
力させるようにすると都合が良いことがある。高レベル
全選択するために、メモリアレイ２０と２２がデータを
出力するように、それらのメモリアレイの構成を変える
ことは、たとえば、第３図においては、ビット線と語線
の交点に接続されているショットキー・ダイオードのア
ノードとカソードをそれぞれ語線とビット線に接続する
ことにより簡単に行うことができる。

本発明には数多くの利点がめる。第１図のアーキテクチ
ャに関して、アドレス争デコーダ１２をメモリアレイ２
０と２２の間に設けることにより、与えられた数のビッ
ト線に対して、語線により最も遠くのビットへ送ら扛る
信号の電圧降下は、アドレス争デコーダをメモリの周縁
部に設けるアーキテクチャにおける場合と比較して、小
さい。そのように電圧降下が小さい理由株、語線の抵抗
値が低いためでめる。語線ドライバの出力点（たとえば
、第３図の回路点２０４）が、ある特定の語線ドライバ
の出力点の各個において同数（またはできるだけ等しい
数）のビット線ｔ−有するように、アドレス・デコーダ
を設ける。電圧降下が小さいと装［１０を構成するため
のノイズマージンが高くなる。このことは、同じノイズ
マージンに対して設計の余裕が大きくなること、るるい
はメモリ内により多くのビット′ｊ＆：ｔけることを意
味する。

メモリアレイ内にアドレス・デコーダを置くことにより
、左側または右側にデータピッｌ付加することによって
、データ飴會任意のビット長へ拡張できる。

装［１０のアーキテクチャにより、非常にフレキシブル
な形の要因が与えられる。すなわち、語線の数と、デー
タバイト当りのビット線の数またはバイトの数とを、一
方が増加すれば他方が減少するという関係に置くＣとが
できる。与えらｔまた用途に対してアクセス時間全最適
にするためにｔＪ動作速度と消費電力をゴ相反する関係
にるる。１〜０．５ミクロンの綜幅と間隔が用いられる
進歩したフォトリングラフィを用いると、非常に太６い
アレイ（１メガピッドまたはそｔ′Ｌ以上）を容易に製
造できることがわかる。ＩＳＬの歩留ｒ）が非常に萬い
たら、どのような方法紫用いてもｖ２度會本質的に高く
できる。

装置１０内の部品の構造によっても多くの利点が得られ
る。ＩＳＬゲートによジ、いくつかり処理工程を賛する
非常に筒密度で、比較的高速のＲＯＭが得らｉする。語
線と、アドレス線と、ビットセンス線のみか、エミッタ
拡散會有するトランジスタ全必要とし、したがってそれ
らのトランジスタだけがパイプの問題↓−よび類似の洩
れ問題から解放されるＣとｒ必要とする。論理的な遷移
レベルは、装［１０が他のＩＳＬ、ンヨットキー・トラ
ンジスタ論理（ＳＴＬ）　、インチグレーデッド会イン
ジェクション・ロジック（ＩＬ）−＊たｌインプレーナ
・インテグレーテッド・インジェクション・ロジック（
Ｉ３Ｔ、）が形成されるチップと同じチップ上に集積化
される場合には、不要とされる。ＩＳＬにより装置は広
い温度範囲で動作でき、かつ、ショットキー・バリヤダ
イオード（ＳＢＤ）は断面積が小さく、Ｉ−Ｖ特性全乱
丁ために大きいインターフェイス状態密度を要するから
、１回の全放射線量（ｔｏｔａｌ　ｄｏｓｅ　ｒａｄｉ
ａｔｔｏｎ　）　に対する耐性が十分に高くなる。

本発明の別の実施例は、予め処理されているウェハー上
で装［１（ｌ再プログラムおよび予めプログラムできる
ように、第１の金属−経由一第２の金属（ｆｉｒｓｔ　
ｍｅｔａｌ−ｖｉａ−ｓｅｃｏｎｄ　ｍｅｔａｌ　）プ
ログラミング特徴全使用することである。Ｍ線とビット
線の交点におけるダイオードを開放または短絡するため
に、ポリシリコンまたはそれに類似の標準的なヒユーズ
を用いることによジ、データの電気的書込みのために、
プログラム可能なＲＯＭ　（ＦＲＯＭ）’に作ることが
できる。この場合には、メモリ２０．２２の上部にビッ
ト線デコーダを含ませることができる（ビット線デコー
ダ２７４．２７６を見よ）。ビット線デコーダ２１４゜
２７６　とアドレスデコーダ１２は、メモリ２０゜２２
内の任意のデータ点にデータを書込むためにパルスを与
えることができる。アドレスデコーダにおけるゲートと
してＭＥＳＦＥＴが用いられると、ショットキー・ダイ
オードのように、半導体の上に金属が直接！かれるから
、装［１０の処理は簡単なままでるる。

【図面の簡単な説明】

第１図は本発明のアーキテクチャに従って作らｔｌ、た
ＲＯＭの一例を示す図、第２図は第１図のアーキテクチ
ャを実現するために使用できる回路の略図、第３図は第
１図のアーキテクチャに従って構成できる回路のるる部
分の回路図、第４図は基本的なＩＳＬゲートの回路図、
第５図はプレチャージ回路の回路図、第６図は本発明に
用いて有利であるＭＥＳＦ’ＥＴノアゲートの一例の回
路図である。１２・・・６７）”Ｌ’ス・デコーダ、２０．２２・・
働・メモリアレイ、５０．１５２，２１６　・・・　・
　ＩＳＬ　ゲート、　８２，８４，９４，９６　・　・
拳・ショットキー・ダイオード、２６４・・・・Ｍｇ５
ＦＥＴ　ゲート。特許出願人　ハネウェル・インコーボレーテツド復代理
人　山川政樹（ほか２名）３３− ＦＩＧ　／ゝ−）−一ノ８

Claims

【特許請求の範囲】

（１）内部の場所にデータをそれぞれ格納できる第１と
第２のメモリアレイと、前記第１と第２のメモリアレイの間に位置させられ、そ
れへの前記場所に対応するアドレス信号入力を復号する
アドレス・デコーダと全備えること葡特徴とする電子装置。
（２）第１．第２および第３のショットキー・ダイオー
ド群と、第１．第２．第３および第４の導電路群と、複数のＩＳ
Ｌゲートと、前記第３と第４の導電路に電気信号全印加する手段と全備え、前記第１のショットキー・ダイオード群と前記
第１および第２の導電路群とはデータ全デジタル形式で
格納でき、前記第２のショットキー・ダイオード群と前
記第２と第３の導電路群はデー１　−　−− −タ全デジタル形式で格納でき、前記ＩＳＬゲートと、前記第３のショットキー・ダイオ
ード群と、前記第３および第４の導電路群とは、前記第
３および第４の導電路群に印加された特定の電気信号に
応答して、前記格納されているデータのうちの少くとも
いくつかをとり出せるようにされ、前記手段は前記特定の電気信号を前記第３またけ第４の
導電路に印加することを特徴とする電子装置。
（３）第１．ｌ＠２および第３のショットキーφダイオ
ード群と、第１．第２．第３および第４の導電路群と、複数のＭＥ
ＳＦＥＴゲートと、電気信号印加手段と全備え、前記第１のショットキー−ダイオード群と前記
第１および第２の導電路群はデータをデジタル形式で格
納でき、前記第２のショットキー・ダイオード群と前記
、１１２および第３の導電路群はデータをデジタル形式
で格納でき、２− 前記ＭＥＳＦＥＴゲートと、前記＃！３のショットキー
−ダイオード群と、前記第３および第４の４を路群とは
、第３と第４の導電路群に印加された特定の電気信号に
応答して、前記格納されているデータの少くともいくつ
か會とり出せるようにされ、前記電気信号印加手段は前記特定の信号全前記第３また
＃２第４の導電路に印加することを特徴とする電子装置
。
（４）行群と列群をそれぞれ含み、かつそれらの行と列
の交差によジ定められた場所にデータを格納できる第１
と第２のメモリアレイと、前記第１のメモリアレイの１つの行と１１Ｊ記第２のメ
モリアレイの１つの行に電気的に接続される導電手段と
、データ路を選択するための電気信号が通る出力点を含む
少くとも１つの前記場所に格納されているデータを選択
するための手段と全備え、前記電気信号が前記第２のメモリアレイを最初
に通ることなしに、その電気信号が通ることができるろ
る導電路が前記回路点から前記第１のメモリアレイまで
設けられるように、前記出力点は前記導電手段に面接電
気的に接続されることを特徴とする電子装置。
（５）行群と列群全それぞれ含み、かつそれらの行と列
の交差により足められた場所にデータを格納できる第１
と第２のメモリアレイと、前記第１のメモリアレイの１つの行と前記第２のメモリ
アレイの１つの行に電気的に接続される導電手段と、出力点を含む少くとも１つの前記場所に格納されている
データを選択する九めの手段とを備え、前記第１と第２
のメモリアレイは前記出力点に並列に接続されることを
特徴とする電子装置。