JP3506148B2 - シーケンシャルアクセスメモリ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、シーケンシャルアクセ
スメモリに関し、特に、内部のメモリセルにアクセスす
るための行または列選択信号を出力するアドレスポイン
タを具備するシーケンシャルアクセスメモリに関するも
のである。

【０００２】

【従来の技術】近年、信号処理技術、特に画像信号処理
または映像信号処理の技術は、ＴＶ受像機、ファクシミ
リ送受信機、およびコピー機等に使用され、年々重要さ
を増してきている。これらの信号処理は、半導体技術の
進歩に伴って、従来のアナログ技術から精度および信頼
性の面で優れるデジタル技術を用いて行なわれるように
なり、急速に発展してきている。

【０００３】デジタル技術を用いて信号処理を行なう場
合には、信号を遅延させるためにその信号を一時的に記
憶する半導体メモリが必要となる。特に、１枚の画像や
映像を表わすデータに関しては、その絵を構成する各画
素に対応するデータが画面の隅から順次転送され処理さ
れる。上記のようにデータを遅延させるために用いる半
導体メモリとしては一般的にシーケンシャルアクセスメ
モリ（以下、ＳＡＭと称す）が用いられることが多い。

【０００４】以下、従来のＳＡＭについて図面を参照し
ながら説明する。図３０は、従来のＳＡＭの主要部の構
成を示す図である。

【０００５】図３０を参照して、メモリセルアレイＭＡ
は、ｎ行ｍ列に配置された複数のメモリ回路ＭＣを含
む。各メモリ回路ＭＣは、ｋビットのデータを保持す
る。メモリセルアレイＭＡの複数行に対応して複数の行
選択線Ｑｒ１〜Ｑｒｎが設けられ。メモリセルアレイＭ
Ａの複数列に対応して複数の列選択線Ｑｃ１〜Ｑｃｍが
設けられる。

【０００６】行アドレスポインタＲＡは、メモリセルア
レイＭＡの１行を順次選択するために複数の行選択線Ｑ
ｒ１〜Ｑｒｎに順次行選択信号Ｑｒ１〜Ｑｒｎ（以下信
号線およびその信号線に伝達される信号は同一符号を用
いて示す）を与える。行アドレスポインタＲＡは、入力
クロック信号に同期してデータ（行選択信号）を順次シ
フトさせるために複数のレジスタＲ、最終段のレジスタ
Ｒの出力信号を初段のレジスタＲに帰還させる偶数個の
否定論理回路ＩＲを含む。否定論理回路ＩＲは、配線容
量を駆動するためのバッファの役割を行なう。

【０００７】列アドレスポインタＣＡは、メモリセルア
レイＭＡの１列を順次選択するために複数の列選択線Ｑ
ｃ１〜Ｑｃｍに順次列選択信号Ｑｃ１〜Ｑｃｍを与え
る。列アドレスポインタＣＡは、行アドレスポインタＲ
Ａと同様に、入力クロック信号に同期してデータ（列選
択信号）を順次シフトさせるための複数のレジスタＲ、
および最終段のレジスタＲの出力信号を初段のレジスタ
Ｒに帰還させる偶数個の否定論理回路ＩＣを含む。否定
論理回路ＩＣも配線容量を駆動するためのバッファの役
割を行なう。

【０００８】次に、上記のように構成されたＳＡＭの動
作について説明する。図３１は、図３０に示す行および
列アドレスポインタから出力される行および列選択信号
のタイミングを説明するためのタイミングチャートであ
る。

【０００９】図３１を参照して、第１サイクルでは、行
アドレスポインタＲＡに含まれる複数のレジスタＲが
“Ｈ”のデータをクロック信号に応答して順にシフトす
る。したがって、行選択信号Ｑｒ１〜Ｑｒｎが順に
“Ｈ”になり、メモリセルアレイＭＡのｍ行が順に選択
される。第１サイクルでは、列アドレスポインタＣＡに
より列選択信号Ｑｃ１が“Ｈ”に保持される。この結
果、第１列の第１行のメモリ回路ＭＣ、第１列の第２行
のメモリ回路ＭＣ、…、第１列の第ｎ行のメモリ回路Ｍ
Ｃが順に選択される。選択されたメモリ回路にデータが
書込まれ、または、選択されたメモリ回路からデータが
読出される。

【００１０】行アドレスポインタＲＡの最終段のレジス
タＲに保持された“Ｈ”のデータは、否定論理回路ＩＲ
を介して初段のレジスタＲにシフトされる。このため、
第２サイクルでは、行アドレスポインタＲＡに含まれる
複数のレジスタＲが“Ｈ”のデータをクロック信号に応
答して順にシフトし、行選択信号Ｑｒ１〜Ｑｒｎが順に
“Ｈ”になる。第２サイクルでは、列アドレスポインタ
ＣＡにより列選択信号Ｑｃ２が“Ｈ”に保持される。し
たがって、メモリセルアレイＭＡの第２列が選択され
る。この結果、第２列の第１行のメモリ回路ＭＣ、第２
列の第２行のメモリ回路ＭＣ、…、第２列のｎ行のメモ
リ回路ＭＣが順に選択される。

【００１１】同様にしてｍサイクルでは、ｍ列の第１行
のメモリ回路ＭＣ、ｍ列の第２行のメモリ回路ＭＣ、
…、第ｍ列の第ｎ行のメモリ回路ＭＣが順に選択され
る。列アドレスポインタＣＡ内の最終段のレジスタＲに
保持された“Ｈ”のデータは、否定論理回路ＩＣを介し
て初段のレジスタＲにシフトされる。この結果、メモリ
セルアレイＭＡの第ｍ列の第ｎ行のメモリ回路ＭＣが選
択された後、第１列の第１行のメモリ回路ＭＡが選択さ
れる。その後、第１サイクル〜第ｍサイクルが順に繰り
返される。

【００１２】次に、図３０に示す行および列アドレスポ
インタに含まれるレジスタ一例について説明する。図３
２は、図３０に示す行および列アドレスポインタに含ま
れるレジスタの一例を示す回路図である。

【００１３】図３２を参照して、レジスタは、ｐチャネ
ルＭＯＳトランジスタＱ１０１〜Ｑ１０４、ｎチャネル
ＭＯＳトランジスタＱ１０５〜Ｑ１０８、否定論理回路
Ｇ２０１〜Ｇ２０４を含む。トランジスタＱ１０１およ
びＱ１０５がＣＭＯＳトランスミッションゲートを構成
し、以下同様にトランジスタＱ１０２〜Ｑ１０４と対応
するトランジスタＱ１０６〜Ｑ１０８とがそれぞれＣＭ
ＯＳトランスミッションゲートを構成する。トランジス
タＱ１０５、Ｑ１０２、Ｑ１０３、Ｑ１０８には、クロ
ック信号ＣＬＫＡが与えられ、トランジスタＱ１０１、
Ｑ１０２、Ｑ１０７、Ｑ１０４には、クロック信号ＣＬ
ＫＢが与えられる。図３３は、図３２に示すレジスタに
与えられるクロック信号を示すタイミングチャートであ
る。クロック信号ＣＬＫＡ、ＣＬＫＢは、図３３に示す
ように、“Ｈ”の期間が互いに重なり合わない二層クロ
ックを構成する。

【００１４】トランジスタＱ１０１およびＱ１０５に
は、前段のレジスタ出力される信号Ｘｊが与えられ、否
定論理回路Ｇ２０４とトランジスタＱ１０４およびＱ１
０８との接続点（ノードＮ３）から次段のレジスタに与
えられる信号Ｘｊ＋１が出力される。信号Ｘｊ＋１は、
行または列選択信号ＱとしてメモリセルアレイＭＡに与
えられる。

【００１５】クロック信号ＣＬＫＡが“Ｌ”でありクロ
ック信号ＣＬＫＢが“Ｈ”であるとき、トランジスタＱ
１０２およびＱ１０６、およびトランジスタＱ１０３お
よびＱ１０７がオンし、トランジスタＱ１０１およびＱ
１０５、およびトランジスタＱ１０４およびＱ１０８が
オフする。したがって、ノードＮ２に与えられた信号が
否定論理回路Ｇ２０１、Ｇ２０２およびトランジスタＱ
１０２およびＱ１０６により構成されるラッチ回路にラ
ッチされるとともに、トランジスタＱ１０３およびＱ１
０７、および否定論理回路Ｇ２０３、Ｇ２０４を介して
ノードＮ３に信号Ｘｊ＋１として出力される。

【００１６】クロック信号ＣＬＫＡが“Ｈ”でありかつ
クロック信号ＣＬＫＢが“Ｌ”であるとき、トランジス
タＱ１０１およびＱ１０５、トランジスタＱ１０４およ
びＱ１０８がオンし、トランジスタＱ１０３およびＱ１
０７、およびトランジスタＱ１０２およびＱ１０６がオ
フする。したがって、ノードＮ１に与えられた信号Ｘｊ
がトランジスタＱ１０１およびＱ１０５、および否定論
理回路Ｇ２０１、Ｇ２０２を介してノードＮ２に入力さ
れる。また、ノードＮ３の信号Ｘｊ＋１が否定論理回路
Ｇ２０３、Ｇ２０４およびトランジスタＱ１０４および
Ｑ１０８により構成されるラッチ回路にラッチされる。
この結果、クロック信号ＣＬＫＡ、ＣＬＫＢに応答して
ノードＮ１に与えられた信号ＸｊがノードＮ３にシフト
される。

【００１７】図３３において、クロック信号ＣＬＫＡが
一度だけ“Ｌ”および“Ｈ”になる時間を１周期Ｔとす
る。行アドレスポインタＲＡを構成するレジスタＲに与
えられるクロック信号に関しては行選択信号Ｑｒ１〜Ｑ
ｒｎの各々が“Ｈ”となっている時間が１周期Ｔに相当
する。また、列アドレスポインタＣＡを構成するレジス
タＲに与えられるクロック信号に関しては行選択信号Ｑ
ｃ１〜Ｑｃｍの各々が“Ｈ”となっている時間が１周期
Ｔに相当する。なお、行アドレスポインタＲＡおよび列
アドレスポインタＣＡの動作タイミングを互いに入換え
ても上記と同様の動作が行なわれる。

【００１８】次に、図３０に示すメモリ回路について詳
細に説明する。図３４は、図３０に示すメモリ回路の一
例を示す図である。

【００１９】図３４を参照して、メモリ回路は、書込用
ビット線ＷＢＬ、読出用ビット線ＲＢＬ、書込および読
出用ワード線ＲＷＷＬ１〜ＲＷＷＬ３、ｎチャネルＭＯ
ＳトランジスタＱ１１１〜Ｑ１１７、キャパシタＣ１１
１、Ｃ１１２を含む。

【００２０】トランジスタＱ１１１は書込用ビット線Ｗ
ＢＬと接続される。トランジスタＱ１１１のゲートはワ
ード線ＲＷＷＬ２と接続される。キャパシタＣ１１１は
トランジスタＱ１１１および接地電位と接続される。ト
ランジスタＱ１１２のゲートはキャパシタＣ１１１およ
びトランジスタＱ１１１と接続される。トランジスタＱ
１１２は接地電位およびトランジスタＱ１１３と接続さ
れる。トランジスタＱ１１３は読出用ビット線ＲＢＬと
接続される。トランジスタＱ１１３のゲートはワード線
ＲＷＷＬ１と接続される。読出用ビット線ＲＢＬはトラ
ンジスタＱ１１７を介して所定のプリチャージ電圧Ｖ_P
と接続される。トランジスタＱ１１７のゲートには所定
のプリチャージ信号ＰＣが入力される。

【００２１】上記の構成により、書込用ビット線ＷＢＬ
により伝達されるデータがトランジスタＱ１１１を介し
てキャパシタＣ１１２に記憶され、キャパシタＣ１１１
の電荷に応じて読出用ＲＢＬの電位が決定される。トラ
ンジスタＱ１１１〜Ｑ１１６およびキャパシタＣ１１２
もトランジスタＱ１１１〜Ｑ１１３およびキャパシタＣ
１１１と同様である。

【００２２】次に、上記のように構成されたメモリ回路
の動作について説明する。図３５は、図３４に示すメモ
リ回路の動作を説明するためのタイミングチャートであ
る。

【００２３】図３５を参照して、ワード線ＷＷＬ２が
“Ｈ”であるタイミングＬ２でのメモリ回路の動作につ
いて説明する。ワード線ＷＷＬ２が“Ｈ”になる前のタ
イミングＰＣ１において、読出用ビット線ＲＢＬの電位
は“Ｈ”にプリチャージされ、保持されている。タイミ
ングＬ２でワード線ＲＷＷＬ２が“Ｈ”になったとき、
メモリ回路を構成するトランジスタＱ１１１およびＱ１
１６がオンする。このとき、ストレージキャパシタＣ１
１１には書込用ビット線ＷＢＬの電位が蓄積され保持さ
れる。一方、ストレージキャパシタＣ１１２の電位が
“Ｈ”ならば、トランジスタＱ１１５がオンの状態とな
り、読出用ビット線ＲＢＬの電位は、トランジスタＱ１
１５およびＱ１１６を通じて“Ｌ”に引抜かれる。同様
に、ストレージキャパシタＣ１１２の電位が“Ｌ”のと
き、トランジスタＱ１１５はオフの状態となり、読出用
ビット線ＲＢＬの電位は“Ｈ”のまま保持される。した
がって、この２つの状態をセンスアンプ（図示省略）に
よりセンスすることによりメモリ回路に蓄えられた情報
を読出すことが可能となる。

【００２４】

【発明が解決しようとする課題】通常、映像信号処理に
おいては、ＳＡＭは映像信号の１走査線分（ｘワード）
のメモリ容量を１単位として用いる。このとき、ｙ単位
のメモリ容量を必要とする場合においては、従来、１単
位分のＳＡＭを構成すると同様にｙ単位の容量のメモリ
セルをＮ行Ｍ列に割振り、Ｎ行Ｍ列を順次選択するため
に、上記のようにＮ行Ｍ列に対応した行アドレスポイン
タＲＡおよび列アドレスポインタＣＡが用いられてい
た。したがって、メモリ容量が増大するにつれて、アド
レスポインタの回路規模も同様に増大し、ＳＡＭのチッ
プ面積および消費電力が増大するという問題点があっ
た。

【００２５】本発明の目的は、上記課題を解決するため
のものであって、低面積でかつ低消費電力のＳＡＭを提
供することである。

【００２６】本発明の他の目的は、アドレスポインタの
回路規模を削減することができるＳＡＭを提供すること
である。

【００２７】

【課題を解決するための手段】請求項１記載のシーケン
シャルアクセスメモリは、ｘワードを１単位とするデー
タ列をｙ単位格納するシーケンシャルアクセスメモリで
あって、各々がｘワードのデータを記憶し、シリアルに
接続されたｙ個のメモリセルアレイと、各上記メモリセ
ルアレイにおいて上記ｘワードのデータにアクセスする
ための選択信号を上記ｙ個のメモリセルアレイの各々に
対して共通に出力するアドレスポインタとを含み、上記
シリアルに接続されたｙ個のメモリセルアレイの各々
は、互いに接続された他の上記メモリセルアレイとの間
で、上記選択信号に応じて前記ｘワードごとにデータの
入出力を行なう。

【００２８】 請求項２記載のシーケンシャルアクセス
メモリは、請求項１記載のシーケンシャルアクセスメモ
リの構成に加え、上記ｙ個のメモリセルアレイの各々
は、ｘワードのデータを記憶するための複数のメモリ回
路と、上記メモリセルアレイの所定のメモリ回路のデー
タを伝送するための複数のビット線とを含み、上記複数
のビット線は、上記ｙ個のメモリセルアレイの長手方向
に直線的に配置される。

【００２９】 請求項３記載のシーケンシャルアクセス
メモリは、請求項１記載のシーケンシャルアクセスメモ
リの構成に加え、上記ｙ個のメモリセルアレイの各々
は、行および列方向に配置され、上記ｘワードのデータ
を記憶するための複数のメモリ回路を含み、さらに上記
選択信号のうち上記メモリセルアレイの行および列方向
のうち一方方向のメモリ回路を選択するための信号を伝
達する選択信号伝達線を含み、上記選択信号伝達線は、
上記ｙ個のメモリセルアレイの長手方向の上に直線的に
配置される。

【００３０】請求項４記載のシーケンシャルアクセスメ
モリは、請求項３記載のシーケンシャルアクセスメモリ
の構成に加え、上記選択信号伝達線は、上記メモリセル
アレイの行方向のメモリ回路を選択するための行選択信
号を伝達する行選択信号伝達線を含む。

【００３１】請求項５記載のシーケンシャルアクセスメ
モリは、請求項３記載のシーケンシャルアクセスメモリ
の構成に加え、上記選択信号伝達線は、上記メモリセル
アレイの列方向のメモリ回路を選択するための列選択信
号を伝達する列選択信号伝達線を含む。

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【作用】請求項１ないし請求項５記載のシーケンシャル
アクセスメモリおいては、ｘワードのデータを記憶する
ｙ個のメモリセルアレイに対して共通に、各メモリセル
アレイにおいてｘワードのデータにアクセスするための
選択信号を出力するアドレスポインタを用いてデータの
入出力を行なっているので、全体としてｘ×ｙワードの
データを記憶するメモリセルアレイをｘワードのデータ
をアクセスするためのアドレスポインタで制御すること
ができ、アドレスポインタの面積を削減することが可能
となる。

【００４４】

【００４５】

【００４６】

【００４７】

【００４８】

【実施例】以下、本発明の一実施例のＳＡＭについて図
面を参照しながら説明する。図１は、本発明の一実施例
のＳＡＭの主要部の構成を示す図である。

【００４９】図１を参照して、ＳＡＭは、行アドレスポ
インタ１、列アドレスポインタ２、ｙ個のメモリブロッ
ク３１〜３ｙ、インバータＧ１、Ｇ３、ＡＮＤゲートＧ
２を含む。メモリブロック３１は、入力ドライバ３、入
力セレクタ４、メモリセルアレイ５、入力セレクタ６、
センスアンプ７、出力ドライバ８を含む。他のメモリブ
ロック３２〜３ｙもメモリブロック３１と同様の構成で
ある。

【００５０】メモリセルアレイ５は、ｎ行およびｍ列に
配列された複数のメモリ回路５１を含む。各メモリ回路
５１は、ｋビットのデータを保持する。メモリセルアレ
イ５のｎ行に対応してｎ本の行選択線Ｑｒｉ（ｉ＝１〜
ｎ）が設けられ、メモリセルアレイ５のｍ列に対応して
ｍ本の列選択線Ｑｃｊ（ｊ＝１〜ｍ）が設けられる。行
選択線Ｑｒｉおよび列選択線ＱｃｊはそれぞれＡＮＤゲ
ートＧ４と接続される。ＡＮＤゲートＧ４は、行選択信
号Ｑｒｉおよび列選択信号Ｑｃｊの論理積をワード線Ｗ
Ｌへ出力される。このとき、ワード線ＷＬが活性化さ
れ、メモリ回路５１は選択状態となる。

【００５１】入力ドライバ３、センスアンプ７および出
力ドライバ８には制御信号ＲＷが入力され、読出および
書込動作が制御される。入力端子ＤＩから入力された信
号Ｄｉｎは、入力ドライバ３、セレクタ４、および書込
用ビット線ＷＢを介してメモリ回路５１に記憶される。
メモリ回路５１に記憶されている信号は、後述するアド
レスポインタの一周期である時間Ｔ後に読出用ビット線
ＲＢおよび出力セレクタ６を介してセンスアンプ７によ
り読出され、出力ドライバ８を介して出力端子ＤＯへ出
力される。メモリブロック３１の出力端子ＤＯは、メモ
リブロック３２の入力端子端子ＤＩと接続され、以降、
各メモリブロックの出力端子と入力端子が順に接続さ
れ、メモリブロック３１の入力端子ＤＩから入力された
データＤｉｎは最終段のメモリブロック３ｙの出力端子
ＤＯから出力信号Ｄｏｕｔとして出力される。

【００５２】行アドレスポインタ１には、所定のクロッ
ク信号ＣＬＫＡ、およびクロック信号ＣＬＫＡがインバ
ータＧ１により反転されたクロック信号ＣＬＫＢが入力
される。行アドレスポインタ１は、たとえば、図３２に
示すレジスタを含む図３０に示すアドレスポインタと同
様の構成を有し、クロック信号ＣＬＫＡおよびＣＬＫＢ
に応答してメモリセルアレイ５の１行を順次選択するた
めの行選択信号Ｑｒｉ（ｉ＝１〜ｎ）を各メモリブロッ
ク３１〜３ｙへ出力する。つまり、行アドレスポインタ
１は、ｎ個の行選択信号Ｑｒｉをｙ個のメモリブロック
３１〜３ｙのそれぞれへ出力する。

【００５３】ＡＮＤゲートＧ２にはクロック信号ＣＬＫ
Ａおよび行アドレスポインタ１から出力されるｎ番目の
行選択信号Ｑｒｎが入力される。ＡＮＤゲートＧ２は、
入力したクロック信号ＣＬＫＡおよび行選択信号Ｑｒｎ
の論理積をクロック信号ＣＬＫＡ′として行アドレスポ
インタ２およびインバータＧ３へ出力する。つまり、行
アドレスポインタ１が行アドレスポインタ１の１周期ご
とに１つのクロック信号ＣＬＫＡ′が出力される。クロ
ック信号ＣＬＫＡ′はインバータＧ３により反転されク
ロック信号ＣＬＫＢ′として行アドレスポインタ２へ入
力される。

【００５４】行アドレスポインタ２は、入力したクロッ
ク信号ＣＬＫＡ′およびＣＬＫＢ′に応じてメモリセル
アレイ５の１列を順次選択するためのｍ個の列選択信号
Ｑｃｊ（ｊ＝１〜ｍ）をｙ個のメモリブロック３１〜３
ｙの各々に出力する。列アドレスポインタ２は、行アド
レスポインタ１と同様に図３２に示すレジスタ含む図３
０に示すアドレスポインタと同様の構成を有し、クロッ
ク信号ＣＬＫＡ′およびＣＬＫＢ′に応じて行選択信号
Ｑｃｊを出力する。

【００５５】行アドレスポインタ１から出力されるｎ個
の行選択信号Ｑｒｉはｎ個の行選択信号入力端子ＲＢへ
入力され、列アドレスポインタ２から出力されるｍ個の
列選択信号Ｑｃｊはｍ個の列選択信号入力端子ＣＢへ入
力される。この結果、各メモリブロック３１〜３ｙは、
入力した行および列選択信号に応じて所定のメモリ回路
５１を選択し、書込および読出動作を実行する。

【００５６】次に、上記のように構成されたＳＡＭの動
作についてさらに詳細に説明する。図２は、図１に示す
ＳＡＭの動作を説明するためのタイミングチャートであ
る。

【００５７】図２を参照して、第１サイクルでは、行ア
ドレスポインタ１に含まれる複数のレジスタが“Ｈ”の
データをクロック信号ＣＬＫＡおよびＣＬＫＢに応答し
て順にシフトする。この結果、行選択信号Ｑｒ１〜Ｑｒ
ｎが順に“Ｈ”になり、メモリブロック３１〜３ｙの各
メモリセルアレイ５のｎ行のうち１つの行が順に選択さ
れる。一方、第１サイクルでは、列アドレスポインタ２
により列選択信号Ｑｃ１が“Ｈ”に保持される。この結
果、ｙ個のブロック３１〜３ｙの各メモリアレイ５の第
１列の第１行のメモリ回路、第１列の第２行のメモリ回
路、…、第１列の第ｎ行のメモリ回路が順に選択され
る。選択された各メモリ回路にはデータが書込まれまた
は選択されたメモリ回路からデータが読出される。

【００５８】次に、第２サイクルでは、列アドレスポイ
ンタ２により列選択信号Ｑｃ２が“Ｈ”に保持される。
この結果、ｙ個のメモリブロック３１〜３ｙの各メモリ
セルアレイ５の第２列が選択され、各メモリセルアレイ
５に含まれる第２列の第１行のメモリ回路、第２列の第
２行のメモリ回路、…、第２列の第ｎ行のメモリ回路が
順に選択される。以降、各サイクルごとに同様に動作
し、第ｍサイクルでは、第ｍ列の第１行の各メモリ回
路、第ｍ列の第２行の各メモリ回路、…、第ｍ列の第ｎ
行のメモリ回路が順に選択される。以降、第１サイクル
第ｍサイクルが順に繰り返される。

【００５９】上記のように、シリアルに接続されたｙ個
のメモリブロックに対して、ｎ個の行選択信号およびｍ
個の列選択信号が行アドレスポインタおよび列アドレス
ポインタ１、２から入力される。一方、初段のメモリブ
ロック３１のデータ入力端子ＤＩから入力されたデータ
Ｄｉｎは、入力ドライバ３および入力セレクタ４を介し
てメモリ回路５１に記憶される。メモリ回路５１に記憶
されているデータはアドレスポインタの一周期である時
間Ｔ後に出力セレクタ６を介してセンスアンプ７で読出
され、出力ドライバ８を介してデータ出力端子ＤＯから
次段のメモリブロック３２のデータ入力端子ＤＩへ出力
される。したがって、上記の操作がメモリブロック３１
〜３ｙの段数すなわちｙ回繰り返された後入力データＤ
ｉｎは最終段のメモリブロック３ｙの出力端子ＤＯから
出力データＤｏｕｔとして外部へ出力される。上記のよ
うに、本実施例のＳＡＭでは、ｎ行およびｍ列つまり１
つのメモリブロックにのみ対応した行アドレスポインタ
および列アドレスポインタを用いて複数のメモリブロッ
クの動作を制御することができ、アドレスポインタの回
路規模を削減することが可能となる。つまり、ｙ個のメ
モリブロックを使用する場合は、行および列アドレスポ
インタの回路規模はｙ分の１となる。したがって、ＳＡ
Ｍのチップ面積を縮小することができるとともに、アド
レスポインタでの消費電力も低減され、装置の低消費電
力化も実現することが可能となる。

【００６０】次に、上記のように構成されたＳＡＭのレ
イアウトについて説明する。図３は、図１に示すＳＡＭ
の主要部の第１のレイアウトを示す図である。

【００６１】図３を参照して、ｙ個のメモリブロック３
１〜３ｙは行方向に順次配置される。行アドレスポイン
タ１から出力される行選択信号を伝達するための行選択
線Ｑｒ１〜Ｑｒｎはメモリブロック３１〜３ｙの側面を
通り、各メモリブロック３１〜３ｙと接続される。一
方、列アドレスポインタ２から出力される列選択信号を
伝達するための列選択線Ｑｃ１〜Ｑｃｍは、メモリブロ
ック３１〜３ｙの上をほぼ一直線の状態で配置される。
上記のようにレイアウトすることにより、列選択線Ｑｃ
１〜Ｑｃｍのみのために余分な面積を必要としないた
め、ＳＡＭが構成されるチップの面積を削減することが
可能となる。また、行アドレスポインタ１の位置は、行
選択線の信号遅延を各メモリブロックでほぼ等しくする
ため、メモリブロック３１〜３ｙのほぼ中間的に配置し
てもよい。

【００６２】次に、図３に示すレイアウトを用いたとき
のメモリセルアレイに含まれるビット線の配置について
説明する。図４は、図３に示すＳＡＭのビット線のレイ
アウトを示す図である。

【００６３】図４を参照して、Ａ１〜Ａ７は第１メタル
層、Ｐ１〜Ｐ２はポリシリコン層、Ｆ１〜Ｆ４はフィー
ルド領域、Ｃ１〜Ｃ１０はコンタクトホールである。第
１メタル層Ａ１によりビット線が構成される。フィール
ド領域Ｆ１、ポリシリコン層Ｐ１によりｐチャネルまた
はｎチャネルＭＯＳトランジスタＱ１が構成され、フィ
ールド領域Ｆ２およびポリシリコン層Ｐ１によりｎチャ
ネルまたはｐチャネルＭＯＳトランジスタＱ２が構成さ
れる。トランジスタＱ１およびＱ２は図１に示す入力セ
レクタ４に含まれる出力インバータＩＮＶ１を構成す
る。

【００６４】また、同様にポリシリコン層Ｐ２およびフ
ィールド領域Ｆ３およびＦ４からトランジスタＱ３およ
びＱ４が構成され、トランジスタＱ３およびＱ４により
図１に示す出力セレクタ６に含まれる入力インバータＩ
ＮＶ２が構成される。

【００６５】図４に示すようにビット線となる第１メタ
ル層Ａ１は、ＢＬＬの範囲はほぼ一直線上に配置され
る。各メモリブロック３１〜３ｙのビット線は、図３に
示す列選択線Ｑｃ１〜Ｑｃｍとほぼ平行に配置され、ほ
ぼ直線上に配置される。したがって、メモリブロック３
１内でのビット線のレイアウトは他のメモリブロック３
２〜３ｙのビット線のレイアウトと同様となり、同じパ
ターンを繰り返すことにより、メモリセルアレイブロッ
ク３１を構成することができ、製造工程が簡略化される
とともに高精度にビット線を形成することが可能とな
る。なお、上記で説明したビット線には、読出用または
書込用ビット線の両方を含む。

【００６６】次に、ＳＡＭの主要部の第２のレイアウト
について説明する。図５は、図１に示すＳＡＭの主要部
の第２のレイアウトを示す図である。

【００６７】図５を参照して、第２のレイアウトでは、
メモリブロック３１〜３ｙが列方向にシリアルに配置さ
れる。したがって、行アドレスポインタ１から出力され
る行選択信号を伝達するための行選択線Ｑｒ１〜Ｑｒｎ
は複数のメモリブロック３１〜３ｙの上に重ねて配置さ
れる。一方、列アドレスポインタ２から出力される列選
択信号を伝達するための列選択線Ｑｃ１〜Ｑｃｍは各メ
モリブロック３１〜３ｙの上方に配置され、各メモリブ
ロック３１〜３ｙと接続される。したがって、行選択線
Ｑｒ１〜Ｑｒｎを配置するための余分な面積が不要とな
り、ＳＡＭを形成するチップの面積を削減することが可
能となる。

【００６８】また、第２のレイアウトでは、第１のレイ
アウトと同様に、ワード線を行選択線と平行に配置し、
１つの行選択線に対応する各メモリブロックのワード線
をほぼ一直線上に配置すれば、第２のレイアウトと同様
に同一のレイアウトパターンを繰り返すことによりメモ
リブロックを構成することができ、製造工程が簡略化さ
れるとともに高精度にワード線を形成することが可能と
なる。

【００６９】以下、本発明の他の実施例のＳＡＭについ
て説明する。図６は、本発明の他の実施例のＳＡＭの主
要部の構成を示す図である。図６に示すＳＡＭと図１に
示すＳＡＭとで異なる点は、行および列アドレスポイン
タ１、２に代えて１つのアドレスポインタ１ａが具備さ
れ、入力ドライバ３と入力セレクタ４との間にシリアル
／パラレル変換回路３５、およびセンスアンプ７と出力
ドライバ８との間にパラレル／シリアル変換回路３６が
具備され、さらに、行および列選択線Ｑｒｉ、Ｑｃｊが
削除され、アドレスポインタ１ａの出力が直接ワード線
ＷＬへ入力される点である。その他の点は、図１に示す
ＳＡＭと同様であるので以下その説明を省略する。

【００７０】図６に示すＳＡＭは、クロック信号ＣＬＫ
ＡおよびＣＬＫＢに応じてアドレスポインタ１ａが複数
のワード線選択信号を順次“Ｈ”の状態でシフトし、複
数のメモリブロック３１ａ〜３ｙａへ出力する。メモリ
ブロック３１ａ〜３ｙａは、入力したワード線選択信号
に応じて所定のワード線ＷＬが選択され、対応するメモ
リ回路５１が選択される。

【００７１】一方、入力端子ＤＩから入力されたデータ
は入力ドライバ３を介してシリアル／パラレル変換回路
３５へ入力される。入力されたシリアルデータは、シリ
アル／パラレル変換回路３５によりパラレルデータに変
換され入力セレクタ４へ出力される。入力セレクタ４
は、入力したパラレルデータを書込用ビット線ＷＢを介
してメモリ回路５１へ出力し、メモリ回路５１に所定の
データが書込まれる。

【００７２】また、メモリ回路５１から読出されたパラ
レルデータは、読出用ビット線ＲＢおよび出力セレクタ
６を介してセンスアンプ７により読出される。センスア
ンプ７により増幅されたパラレルデータは、パラレル／
シリアル変換回路３６によりシリアルデータに変換さ
れ、出力ドライバ８へ出力される。出力ドライバ８は、
入力したシリアルデータを出力端子ＤＯから次段のメモ
リブロックの入力端子ＤＩへ出力する。以降同様にデー
タが伝送され、図１に示すＳＡＭと同様に、メモリブロ
ック３１ａ〜３ｙａの段数すなわちｙ回上記動作が繰り
返された後、入力データＤｉｎは最終段のメモリブロッ
ク３ｙａの出力端子ＤＯから出力データＤｏｕｔとして
外部へ出力される。

【００７３】したがって、図６に示すＳＡＭでも、１つ
のメモリブロックにのみ対応したアドレスポインタを用
いて複数のメモリブロックの動作を制御することがで
き、アドレスポインタの回路規模を削減することが可能
となる。つまり、ｙ個のメモリブロックを使用する場合
は、アドレスポインタの回路規模はｙ分の１となり、Ｓ
ＡＭのチップ面積を縮小することができるとともに、ア
ドレスポインタでの消費電力も低減され、装置の低消費
電力化も実現することが可能となる。以降の各回路は、
図１に示すＳＡＭについて説明するが、図６に示すＳＡ
Ｍについても同様に適用することができ、同様の効果を
得ることができる。

【００７４】次に、図１に示すＳＡＭに適用されるメモ
リ回路の具体例について説明する。図７は、図１に示す
メモリ回路の第１の具体例を示す回路図である。

【００７５】図７を参照して、メモリ回路は、書込用ビ
ット線ＷＢＬ１、書込および読出用ビット線ＲＢＬ１、
読出用ビット線ＲＢＬ２、書込および読出用ワード線Ｒ
ＷＷＬ１〜ＲＷＷＬ３、ｎチャネルＭＯＳトランジスタ
Ｑ１〜Ｑ１２、ストレージキャパシタＣ１〜Ｃ４を含
む。

【００７６】トランジスタＱ１は書込用ビット線ＷＢＬ
１と接続される。トランジスタＱ１のゲートはワード線
ＲＷＷＬ２と接続される。ストレージキャパシタＣ１は
接地電位およびトランジスタＱ１と接続される。トラン
ジスタＱ２のゲートはストレージキャパシタＣ１と接続
される。トランジスタＱ２は接地電位およびトランジス
タＱ３と接続される。トランジスタＱ３のゲートはワー
ド線ＲＷＷＬ１と接続される。トランジスタＱ３は書込
および読出用ビット線ＲＢＬ１と接続される。トランジ
スタＱ４〜Ｑ６およびストレージキャパシタＣ２、トラ
ンジスタＱ７〜Ｑ９およびストレージキャパシタＣ３、
およびトランジスタＱ１０〜Ｑ１２およびストレージキ
ャパシタＣ４も同様に接続される。

【００７７】また、読出用ビット線ＲＢＬ１はトランジ
スタＱ１３を介して所定のプリチャージ電圧と接続され
る。トランジスタＱ１３のゲートには所定のプリチャー
ジ信号ＰＣが入力される。同様に、読出用ビット線ＲＢ
Ｌ２はトランジスタＱ１４と接続される。また、ビット
線ＲＢＬ２は、図１に示すセンスアンプ７と出力セレク
タ６を介して接続され、読出用ビット線ＲＢＬ１はセン
スアンプ７は接続されない。

【００７８】次に、上記のように構成されたメモリ回路
の動作について説明する。図８は、図７に示すメモリ回
路の動作を説明するためのタイミングチャートである。

【００７９】図７および図８を参照して、ワード線ＲＷ
ＷＬ２が“Ｈ”となるタイミングＬ２にの前に、既にプ
リチャージ信号ＰＣはタイミングＰＣ１で“Ｈ”とな
り、書込および読出用ＲＢＬ１および読出用ビット線Ｒ
ＢＬ２は“Ｈ”にプリチャージされる。次に、ワード線
ＲＷＷＬ２が“Ｈ”になったとき、トランジスタＱ１、
Ｑ９、Ｑ４、およびＱ１２がオンの状態になる。このと
き、書込用ビット線ＷＢＬ１の電位は、トランジスタＱ
１を介してストレージキャパシタＣ１に保持される。ま
た、トランジスタＱ９がオンするため、ストレージキャ
パシタＣ３に保持された電位が“Ｈ”のとき、トランジ
スタＱ８がオンし、トランジスタＱ８およびＱ９を介し
て書込および読出用ビット線ＲＢＬ１の電荷が引抜か
れ、その電位は“Ｌ”となる。一方、ストレージキャパ
シタＣ３に保持された電位が“Ｌ”のとき、トランジス
タＱ８はオフし、書込および読出用ビット線ＲＢＬ１の
電位は“Ｈ”を保持する。

【００８０】また、読出および書込用ビット線ＲＢＬ１
の電位は上記のストレージキャパシタＣ１と同様にトラ
ンジスタＱ４を介してストレージキャパシタＣ２に保持
される。さらにストレージキャパシタＣ４に保持されて
いる電位が“Ｈ”のとき、読出用ビット線ＲＢＬ２の電
荷はトランジスタＱ１１およびＱ１２を介して引抜か
れ、その電位は“Ｌ”となる。一方、ストレージキャパ
シタＣ４に保持された電位が“Ｌ”のとき、トランジス
タＱ１１はオフし、読出用ビット線ＲＢＬ２の電位は
“Ｈ”を保持する。

【００８１】次に、読出用ビット線ＲＢＬ２の電位は出
力セレクタ６を介してセンスアンプ７により増幅され、
出力ドライバ８を介して出力データとして出力される。
この出力データは、アドレスポインタが一周する周期を
Ｔとすると、２Ｔ前のデータである。したがって、上記
のようなメモリ回路を用いることにより、アドレスポイ
ンタの面積を２分の１に削減することが可能となる。上
記実施例では、２Ｔ前のデータを出力するため２段のメ
モリセルの構成について述べているが、さらに複数段の
メモリセルを構成すれば、その段数だけアドレスポイン
タの面積を削減することが可能となる。以下の各実施例
でも同様である。

【００８２】次に、図７に示すメモリ回路の制御信号発
生回路について説明する。図９は、図７に示すメモリ回
路の制御信号発生回路の一例の構成を示す回路図であ
る。

【００８３】図９を参照して、制御信号発生回路は、フ
リップフロップ回路（ＦＦ）Ｆ１〜Ｆｎ、インバータＧ
５、ＡＮＤゲートＡ１１〜Ａ１ｎを含む。フリップフロ
ップ回路Ｆ１は、次段のフリップフロップ回路Ｆ２およ
びＡＮＤゲートＧ１１と接続される。インバータＧ５
は、ＡＮＤゲートＧ１１と接続される。インバータＧ５
は、プリチャージ信号ＰＣを受け、その反転信号をＡＮ
ＤゲートＡ１１へ出力する。インバータＧ１１から出力
される制御信号は、ワード線ＲＷＷＬ１へ供給され、ワ
ード線ＲＷＷＬ１を選択状態とする。以降、ｎ−１個の
フリップフロップ回路Ｆ２〜ＦｎおよびＡＮＤゲートＧ
１２〜Ｇ１ｎが同様に接続され、その他のワード線ＷＷ
Ｌ２〜ＲＷＷＬｎへ供給する制御信号を出力する。

【００８４】上記のように構成された制御信号発生回路
により図７に示すタイミングでプリチャージ信号ＰＣに
応じてワード線ＲＷＷＬ１〜ＲＷＷＬ３が“Ｈ”とされ
る。以下の各実施例に対しても、図８と同様の制御信号
発生回路により所定の制御信号が発生される。

【００８５】上記メモリ回路は、図１に示すＳＡＭのよ
うに複数のメモリブロック３１〜３ｙをシリアルに接続
せず、１つのメモリブロックのみを用いた場合でも、ま
た、１つのアドレスポインタを用いた場合でも、アドレ
スポインタの面積を削減することが可能である。以下の
各メモリ回路の実施例についても同様である。

【００８６】次に、図１に示すメモリ回路の第２の具体
例について説明する。図１０は、図１に示すメモリ回路
の第２の具体例を示す回路図である。

【００８７】図１０を参照して、書込用および読出用ワ
ード線ＲＷＷＬ１〜ＲＷＷＬ４、書込用ビット線ＷＢＬ
１、読出用ビット線ＲＢＬ１、ｎチャネルＭＯＳトラン
ジスタＱ２１〜Ｑ３２、インバータＧ２１〜Ｇ２６、キ
ャパシタＣ１１〜Ｃ１３を含む。

【００８８】トランジスタＱ２５は、書込用ビット線Ｗ
ＢＬ１と接続される。トランジスタＱ２５のゲートはワ
ード線ＲＷＷＬ３と接続される。２個のインバータＧ２
３およびＧ２４はクロスカップルされ、スタティックな
メモリセルＭＣ２を構成する。メモリセルＭＣ２は、ト
ランジスタＱ２５およびＱ２６と接続される。トランジ
スタＱ２６のゲートおよびトランジスタＱ３２のゲート
は、ワード線ＲＷＷＬ２と接続される。ストレージキャ
パシタＣ１２はトランジスタＱ２６と接続される。トラ
ンジスタＱ２７のゲートはストレージキャパシタＣ１２
と接続される。トランジスタＱ２７は接地電位およびト
ランジスタＱ２８と接続される。トランジスタＱ２８は
読出用ビット線ＲＢＬ１と接続される。トランジスタＱ
２８のゲートはワード線ＲＷＷＬ１と接続される。読出
用ビット線ＲＢＬ１はトランジスタＱ３３を介して所定
のプリチャージ電圧と接続される。トランジスタＱ３３
のゲートには所定のプリチャージ信号ＰＣが入力され
る。

【００８９】他のトランジスタＱ２１〜Ｑ２４、Ｑ２９
〜Ｑ３２、インバータＧ２１、Ｇ２２、Ｇ２５、Ｇ２
６、ストレージキャパシタＣ１１、Ｃ１３も上記と同様
に接続される。したがって、インバータＧ２１およびＧ
２２によりスタティックなメモリセルＭＣ１が、インバ
ータＧ２５およびＧ２６によりスタティックなメモリセ
ルＭＣ３が同様に構成される。

【００９０】次に、上記のように構成されたメモリ回路
の動作について説明する。図１１は、図１０に示すメモ
リ回路の動作を説明するためのタイミングチャートであ
る。

【００９１】図１０および図１１を参照して、ワード線
ＲＷＷＬ２が“Ｈ”であるタイミングＬ２の前に既に読
出用ビット線ＲＢＬ１は、タイミングＰＣ１で“Ｈ”に
プリチャージされている。次に、ワード線ＲＷＷＬ２が
“Ｈ”になったとき、トランジスタＱ２１、Ｑ２６、お
よびＱ３２がオンの状態になる。このとき、書込用ビッ
ト線ＷＢＬ１の電位は、トランジスタＱ２１を介してメ
モリセルＭＣ１に保持される。これと同時に、メモリセ
ルＭＣ２に保持された電位がトランジスタＱ２６を介し
てストレージキャパシタＣ１２へ送られる。したがっ
て、メモリセルＭＣ２の電位が“Ｈ”の場合、ストレー
ジキャパシタＣ１２の電位は“Ｈ”となり、メモリセル
ＭＣ２に保持された電位が“Ｌ”の場合は、ストレージ
キャパシタＣ１２の電位は“Ｌ”となる。

【００９２】さらに、ストレージキャパシタＣ１３に保
持された電位が“Ｈ”のとき、トランジスタＱ３１はオ
ンし、読出用ビット線ＲＢＬ１の電位はトランジスタＱ
３２およびＱ３１を介して電荷が引抜かれ“Ｌ”とな
る。一方、ストレージキャパシタＣ１３に保持されてい
る電位が“Ｌ”のとき、トランジスタＱ３１がオフし、
読出用ビット線ＲＢＬ１の電位は“Ｈ”を保持する。読
出用ビット線ＲＢＬ１の電位は、センスアンプでセンス
され、最終的に出力データとして出力される。この出力
データは、上記の第１のメモリ回路と同様に、アドレス
ポインタが一周する周期をＴとすると２Ｔ前のデータで
ある。したがって、上記と同様に、アドレスポインタの
面積を２分の１に削減することが可能となる。

【００９３】次に、メモリ回路の第３の具体例について
説明する。図１１は、図６に示すメモリ回路の第３の具
体例を示す回路図である。

【００９４】図１１を参照して、メモリ回路は、書込用
および読出用ワード線ＲＷＷＬ１〜ＲＷＷＬ３、書込用
ビット線ＷＢＬ１、読出用ビット線ＲＢＬ１、ｎチャネ
ルＭＯＳトランジスタＱ４１〜Ｑ４９、ストレージキャ
パシタＣ３１〜Ｃ３６、インバータＧ３１〜Ｇ３６を含
む。

【００９５】トランジスタＱ４１は、書込用ビット線Ｗ
ＢＬ１と接続される。トランジスタＱ４１のゲート、ト
ランジスタＱ４５のゲート、およびトランジスタＱ４９
のゲートは、ワード線ＲＷＷＬ１と接続される。ストレ
ージキャパシタＣ３１は、接地電位およびトランジスタ
Ｑ４１と接続される。インバータＧ３１は、ストレージ
キャパシタＣ３１と接続される。トランジスタＱ４２
は、インバータＧ３１と接続される。キャパシタＣ３２
は、トランジスタＱ４２と接続される。インバータＧ３
２は、ストレージキャパシタＣ３２と接続される。トラ
ンジスタＱ４３は、読出用ビット線ＲＢＬ１と接続され
る。他のトランジスタＱ４４〜Ｑ４９、ストレージキャ
パシタＣ３３〜Ｃ３６、インバータＧ３３〜Ｇ３６も上
記と同様に接続される。

【００９６】次に、上記のように構成されたメモリ回路
の動作について説明する。図１３は、図１２に示すメモ
リ回路の動作を説明するためのタイミングチャートであ
る。

【００９７】図１２および図１３を参照して、ワード線
ＲＷＷＬ１が“Ｈ”となるタイミングＬ１について以下
に説明する。ワード線ＲＷＷＬ１が“Ｈ”になったと
き、トランジスタＱ４１、Ｑ４５、およびＱ４９はオン
の状態になる。このとき、書込用ビット線ＷＢＬ１の電
位は、トランジスタＱ４１を介してストレージキャパシ
タＣ３１に保持される。また、同時に、ストレージキャ
パシタＣ３３に保持された電位が、インバータＧ３３お
よびトランジスタＱ４５を介してストレージキャパシタ
Ｃ３４へ伝達され保持される。したがって、ストレージ
キャパシタＣ３３の電位が“Ｈ”のとき、ストレージキ
ャパシタＣ３４の電位は“Ｌ”となり、ストレージキャ
パシタＣ３３の電位が“Ｌ”のときストレージキャパシ
タＣ３４の電位は“Ｈ”となる。

【００９８】さらに、ストレージキャパシタＣ３６の電
位が、インバータＧ３６およびおよびトランジスタＱ４
９を介して読出用ビット線ＲＢＬ１に読出される。した
がって、ストレージキャパシタＣ３６に保持された電位
が“Ｌ”のとき、読出用ビット線ＲＢＬ１の電位は
“Ｈ”となり、ストレージキャパシタＣ３６の電位が
“Ｈ”のとき読出用ビット線ＲＢＬ１の電位は“Ｌ”と
なる。

【００９９】次に、読出用ビット線ＲＢＬ１の電位をセ
ンスアンプで増幅し、最終的に出力データとして出力す
る。この出力データは、アドレスポインタが一周する周
期をＴとすると２Ｔ前のデータである。したがって、上
記と同様に、アドレスポインタの面積を２分の１に削減
することが可能となる。

【０１００】次に、メモリ回路の第４の具体例について
説明する。図１４は、図１に示すメモリ回路の第４の具
体例を示す回路図である。また、図１５は、図１４に示
すメモリ回路の動作を説明するためのタイミングチャー
トである。

【０１０１】図１４に示すメモリ回路と、図１２に示す
メモリ回路とで異なる点は、図１２に示すメモリ回路か
らインバータＧ３１〜Ｇ３６が削除されている点であ
る。その他の点は、図１２に示すメモリ回路と同様であ
り、図１２および図１３を用いて説明した動作と同様に
図１４に示すメモリ回路も図１５に示すように動作す
る。したがって、第３のメモリ回路と同様に、アドレス
ポインタが一周する周期をＴとした場合、２Ｔ前のデー
タが出力され、アドレスポインタの面積を２分の１に削
減することが可能となる。

【０１０２】次に、メモリ回路の第５の具体例について
説明する。図１６は、図１に示すメモリ回路の第５の具
体例を示す回路図である。

【０１０３】図１６を参照して、メモリ回路は、書込お
よび読出用ワード線ＲＷＷＬ１〜ＲＷＷＬ６、書込用ビ
ット線ＷＢＬ１、ＷＢＬ２、読出用ビット線ＲＢＬ１、
ｎチャネルＭＯＳトランジスタＱ６１〜Ｑ７２、ストレ
ージキャパシタＣ５１〜Ｃ５４を含む。

【０１０４】トランジスタＱ６１は、書込用ビット線Ｗ
ＢＬ１と接続される。トランジスタＱ６１のゲートおよ
びトランジスタＱ６９のゲートはワード線ＲＷＷＬ２と
接続される。トランジスタＱ６１は、ストレージキャパ
シタＣ５１と接続される。ストレージキャパシタＣ５１
は、トランジスタＱ６１および接地電位と接続される。
トランジスタＱ６２のゲートはストレージキャパシタＣ
５１と接続される。トランジスタＱ６２は、接地電位お
よびトランジスタＱ６３と接続される。トランジスタＱ
６３のゲートはワード線ＲＷＷＬ１と接続される。トラ
ンジスタＱ６３は、読出用ビット線ＲＢＬ１と接続され
る。他のトランジスタＱ６４〜Ｑ７２、ストレージキャ
パシタＣ５２〜Ｃ５４も同様に接続される。読出用ビッ
ト線ＲＢＬ１はトランジスタＱ７３を介して所定のプリ
チャージ電圧と接続され、トランジスタＱ７３のゲート
には所定のプリチャージ信号ＰＣが入力される。

【０１０５】上記のように、図１６に示すメモリ回路
は、２つの読出用ビット線ＲＢＬ１およびＲＢＬ２が１
つの読出用ビット線ＲＢＬ１を共有する。

【０１０６】次に、上記のように構成されたメモリ回路
の動作について説明する。図１７は、図１６に示すメモ
リ回路の動作を説明するためのタイミングチャートであ
る。

【０１０７】図１６および図１７を参照して、ワード線
ＲＷＷＬ３が“Ｈ”となるタイミングＬ３におけるメモ
リ回路の動作について説明する。ワード線ＲＷＷＬ３が
“Ｈ”になる前に、読出用ビット線ＲＢＬ１の電位は、
タイミングＰＣ３において“Ｈ”にプリチャージされ保
持されている。次に、タイミングＬ３においてワード線
ＲＷＷＬ３が“Ｈ”になったとき、トランジスタＱ６１
およびＱ６９がオンする。このとき、ストレージキャパ
シタＣ５１には、書込用ビット線ＷＢＬ１の電位が蓄積
され保持される。また、同時に、ストレージキャパシタ
Ｃ５３の電位が“Ｈ”のとき、トランジスタＱ６８がオ
ンし、読出用ビット線ＲＢＬ１の電位はトランジスタＱ
６９およびＱ６８を介して“Ｌ”に引抜かれる。一方、
ストレージキャパシタＣ５３の電位が“Ｌ”のとき、ト
ランジスタＱ６８はオフし、読出用ビット線ＲＢＬ１の
電位は“Ｈ”のまま保持される。上記２つの状態をセン
スアンプにより読出すことによってメモリ回路に蓄えら
れた情報を読出すことが可能となる。

【０１０８】次に、ワード線ＲＷＷＬ４が“Ｈ”となる
タイミングＬ４におけるメモリ回路の動作について説明
する。ワード線ＲＷＷＬ４が“Ｈ”になる前に、読出用
ビット線ＲＢＬ１の電位は、タイミングＰＣ４において
“Ｈ”にプリチャージされ保持されている。タイミング
ＰＣ４においてワード線ＲＷＷＬ４が“Ｈ”になったと
き、トランジスタＱ６６およびＱ７０がオンする。この
とき、ストレージキャパシタＣ５２には、書込用ビット
線ＷＢＬ２の電位が蓄積され保持される。また、同時
に、ストレージキャパシタＣ５４の電位が“Ｈ”のと
き、トランジスタＱ７１がオンし、読出用ビット線ＲＢ
Ｌ１の電位はトランジスタＱ７０およびＱ７１を介して
“Ｌ”へ引抜かれる。一方、ストレージキャパシタＣ５
４の電位が“Ｌ”のとき、トランジスタＱ７１はオフ
し、読出用ビット線ＲＢＬ１の電位は“Ｈ”に保持され
たままとなる。上記の２つの状態をセンスアンプにより
読出すことによりメモリ回路に蓄えられた情報を読出す
ことが可能となる。

【０１０９】上記のように、図１５に示すメモリ回路で
は、２本の書込用ビット線データを保持するメモリセル
（ここでは、ストレージキャパシタＣ５１〜Ｃ５４）に
記憶されているデータを１本の読出用ビット線により読
出すことが可能となる。したがって、ビット線の数が削
減され、メモリセルアレイの面積を削減することが可能
となる。

【０１１０】次に、図１に示す行および列アドレスポイ
ンタの具体例について説明する。以下の説明では、行ア
ドレスポインタについて説明するが、同様の構成を列ア
ドレスポインタに用いてもよい。また、以下に示すアド
レスポインタは、図１に示すように、複数のメモリブロ
ックをシリアルに接続したもの以外に、１つのメモリブ
ロックのみを用いるＳＡＭについても同様に適用するこ
とが可能である。さらに、以下に示すアドレスポインタ
は、図６に示すＳＡＭにも同様に適用することができ、
この場合は、アドレスポインタとメモリブロック内のワ
ード線とが接続される。

【０１１１】まず、行アドレスポインタの第１の具体例
について説明する。図１８は、図１に示す行アドレスポ
インタ第１の具体例の構成を示すブロック図である。

【０１１２】図１８を参照して、行アドレスポインタ
は、メインアドレス信号生成回路１１、サブアドレス信
号生成回路１２、行選択線選択ユニット１３を含む。行
選択線選択ユニット１３は、行選択線選択回路１３１〜
１３Ｗを含む。

【０１１３】メインアドレス生成回路１１は、たとえ
ば、Ｗ本のメインアドレス信号を生成し、行選択線選択
ユニット１３へ出力する。行選択線選択ユニット１３に
は、各メインアドレス信号に対応してＷ個の行選択線選
択回路１３１〜１３Ｗが備えられ、メインアドレス信号
は各々対応する行選択線選択回路１３１〜１３Ｗへ入力
される。

【０１１４】サブアドレス信号生成回路１２は、たとえ
ば、４本のサブアドレス信号ＷＥ０〜ＷＥ３を行選択線
選択ユニット１３へ出力する。４本のサブアドレス信号
ＷＥ０〜ＷＥ３は行選択線選択回路１３１〜１３Ｗの各
々へ入力される。行選択線選択回路１３１は、入力した
１つのメインアドレス信号および４本のサブアドレス信
号ＷＥ０〜ＷＥ３に応じて４本のワード線ＷＬから所定
の１本のワード線ＷＬを選択する。他のワード線選択回
路１３２〜１３Ｗについても同様である。

【０１１５】次に、図１８に示すサブアドレス信号生成
回路の第１の具体例について説明する。図１９は、図１
８に示すサブアドレス信号生成回路の第１の具体例の構
成を示す図である。

【０１１６】図１８を参照して、サブアドレス信号生成
回路は、マスタラッチ（Ｍ）ＭＬ１〜ＭＬ４、スレーブ
ラッチ（Ｓ）ＳＬ１〜ＳＬ４、バッファ回路Ｂ１〜Ｂ４
を含む。マスタラッチＭＬ１とスレーブラッチＳＬ１と
により１つのマスタスレーブ型のラッチが構成される。
マスタラッチＭＬ１〜ＭＬ４およびスレーブラッチＳＬ
１〜ＳＬ４は交互に接続され、最終段のスレーブラッチ
ＳＬ４の出力は初段のマスタラッチＳＬ１へ入力され
る。したがって、４個のマスタスレーブ型のラッチをリ
ング状に接続したシフトレジスタが構成される。スレー
ブラッチＳＬ１の出力はバッファ回路Ｂ１へ入力され、
サブアドレス信号ＷＥ０として出力される。以降、スレ
ーブラッチＳＬ２〜ＳＬ４およびバッファ回路Ｂ２〜Ｂ
４も同様に接続され、それぞれサブアドレス信号ＷＥ１
〜ＷＥ３を出力する。

【０１１７】上記のように構成されたシフトレジスタで
は、４つのスレーブラッチＳＬ１〜ＳＬ４うち１つのス
レーブラッチの出力が“Ｈ”で出力され、その他のスレ
ーブラッチの出力が“Ｌ”となるように初期状態がセッ
トされる。また、バッファ回路Ｂ１〜Ｂ４は、２段のイ
ンバータで構成される。以上の構成により、サブアドレ
ス信号生成回路１２は、所定期間だけ“Ｈ”となるサブ
アドレス信号ＷＥ０〜ＷＥ３を出力する。

【０１１８】次に、図１８に示すメインアドレス信号生
成回路および行選択線選択ユニットについてさらに詳細
に説明する。図２０は、図１８に示すメインアドレス信
号生成回路および行選択線選択ユニットの第１の具体例
の構成を示すブロック図である。なお、図２０では、説
明を簡略化するため、メインアドレス信号生成回路およ
び行選択線選択ユニットの一部のみを表わしている。

【０１１９】図２０を参照して、メインアドレス信号生
成回路１１は、マスタラッチＭＬ１１、ＭＬ１２、スレ
ーブラッチＳＬ１１、ＳＬ１２を含む。マスタラッチＭ
Ｌ１１およびスレーブラッチＳＬ１１は、１つのマスタ
スレーブ型のラッチを構成し、４Ｗ本の行選択線に対応
する場合は、Ｗ個のマスタラッチとＷ個のスレーブラッ
チが交互に接続され、図１９に示すサブアドレス信号生
成回路１２と同様にリング状に接続される。スレーブラ
ッチＳＬ１１、ＳＬ１２の各出力は、行選択線選択ユニ
ット１３へ入力される。

【０１２０】メインアドレス信号生成回路１１の初期状
態として、Ｗ個のスレーブラッチうち１つのスレーブラ
ッチの出力のみが“Ｈ”となり、他のスレーブラッチの
出力が“Ｌ”となるように初期設定されている。また、
メインアドレス信号生成回路には、ノンオーバーラップ
な２相のクロック信号ＣＫ１、ＣＫ２が入力され、クロ
ック信号ＣＫ１およびＣＫ２に応答してマスタスレーブ
型のラッチによりデータを順にシフトしていく。ここ
で、クロック信号ＣＫ１およびＣＫ２は、サブアドレス
信号生成回路１２のデータの繰り返し周期を１サイクル
とした場合４サイクルが１クロック期間となり、バッフ
ァ回路Ｂ１およびＢ３の出力と等しくなる。

【０１２１】次に、行選択線選択ユニットについて説明
する。図２０を参照して、行選択線選択ユニット１３
は、行選択線選択回路１３１、１３２を含む。行選択線
選択回路１３１は、ＮＡＮＤゲートＧ４１〜Ｇ４４、イ
ンバータＧ４５〜Ｇ４８を含む。行選択線選択回路１３
２は、ＡＮＤゲートＧ５１〜Ｇ５４、インバータＧ５５
〜Ｇ５８を含む。

【０１２２】スレーブラッチＳＬ１１の出力信号Ｓ１は
ＮＡＮＤゲートＧ４１〜Ｇ４４へ入力される。また、Ｎ
ＡＮＤゲートＧ４１にはサブアドレス信号ＷＥ０が入力
される。以降、同様にサブアドレス信号ＷＥ１〜ＷＥ３
がそれぞれＮＡＮＤゲートＧ４２〜Ｇ４４へ入力され
る。ＮＡＮＤゲートＧ４１は、入力した出力信号Ｓ１お
よびサブアドレス信号ＷＥ０の論理積をとり、その結果
を反転しインバータＧ４５へ入力する。インバータＧ４
５は入力信号をさらに反転し、行選択信号Ｑｒ０として
出力する。以降、ＮＡＮＤゲートＧ４２〜Ｇ４４および
インバータＧ４６〜Ｇ４８も同様にそれぞれ行選択信号
Ｑｒ１〜Ｑｒ３が出力される。行選択線選択回路１３２
も上記の行選択線選択回路１３１と同様の構成を有し同
様に動作し、列選択信号Ｑｒ４〜Ｑｒ７を出力する。

【０１２３】次に、上記のように構成された行アドレス
ポインタの動作について説明する。図２１は、図１９お
よび図２０に示すサブアドレス信号生成回路、メインア
ドレス信号生成回路および行選択線選択ユニットの動作
を説明するためのタイミングチャートである。

【０１２４】図２１を参照して、クロック信号ＣＫＡお
よびＣＫＢに応答してサブアドレス信号生成回路１２内
のマスタスレーブラッチで構成されるシフトレジスタが
データを順にシフトし、サブアドレス信号ＷＥ０〜ＷＥ
３を順に“Ｈ”の状態にする。各サブアドレス信号は、
クロック信号ＣＫＢの４周期ごとに“Ｈ”となる。

【０１２５】一方、メインアドレス信号生成回路１１内
のマスタスレーブラッチＳＬ１１、ＳＬ１１およびＬ１
２、ＳＬ１２はクロック信号ＣＫ１およびＣＫ２に応答
して出力信号Ｓ１およびＳ２を順に“Ｈ”の状態で出力
する。

【０１２６】行選択線選択ユニット１３は、メインアド
レス信号Ｓ１、Ｓ２およびサブアドレス信号ＷＥ０〜Ｗ
Ｅ３に応答して、入力信号の双方が“Ｈ”となったＮＡ
ＮＤゲートのみが“Ｌ”の信号をインバータへ出力し、
インバータが“Ｈ”の信号を出力する。したがって、列
選択信号Ｑｒ０〜Ｑｒ３のうち１つが“Ｈ”の状態とな
り以降順に“Ｈ”の状態がシフトされていく。上記のよ
うに、行アドレスポインタをメインアドレス信号生成回
路とサブアドレス信号生成回路に分離し、メインおよび
サブアドレス信号の状態に応じて１つの行選択信号のみ
が“Ｈ”の状態となり、以降順に“Ｈ”の状態がシフト
され、所定の行選択線が順次選択されていく。なお、図
６に示すＳＡＭに上記のアドレスポインタを用いる場合
は、行選択信号Ｑｒ０〜Ｑｒ３がワード線選択信号とな
り直接ワード線ＷＬへ入力され、所定のワード線が順次
選択されていく。以下の各アドレスポインタも同様であ
る。

【０１２７】次に、上記のメインアドレス信号生成回路
およびサブアドレス信号生成回路に用いられるメインラ
ッチおよびスレーブラッチとなるハーフラッチについて
さらに詳細に説明する。図２２は、ハーフラッチの第１
の具体例の構成を示す図である。

【０１２８】図２２を参照して、ハーフラッチは、Ｐチ
ャネルＭＯＳトランジスタＱ８１、Ｑ８２、ｎチャネル
ＭＯＳトランジスタＱ８３、Ｑ８４、ＮＡＮＤゲートＧ
６１、インバータＧ６２を含む。

【０１２９】トランジスタＱ８１およびＱ８３、Ｑ８２
およびＱ８４はトランスミッションゲートを構成し、ト
ランジスタＱ８１およびＱ８３には入力信号が入力され
る。トランジスタＱ８１のゲートには所定のクロック信
号ＣＫＡが入力され、Ｑ８３のゲートには、クロック信
号ＣＫＡと相補なクロック信号／ＣＫＡ（“／”は相補
信号を示す）が入力される。トランジスタＱ８１および
Ｑ８３はＮＡＮＤゲートＧ６１およびトランジスタＱ８
２およびＱ８４と接続される。ＮＡＮＤゲートＧ６１に
はリセット信号ＲＳが入力される。ＮＡＮＤゲートＧ６
１はインバータＧ６２と接続され、インバータＧ６２は
出力信号を出力するとともにその信号をトランジスタＱ
８２およびＱ８４へフィードバックする。トランジスタ
Ｑ８２のゲートにはクロック信号／ＣＫＡが入力され、
トランジスタＱ８４のゲートにはクロック信号ＣＫＡが
入力される。上記のように構成されたハーフラッチは、
リセット信号ＲＳに応じてリセットされる点を除き、図
３２を用いて説明したレジスタと同様に動作するので以
下その説明を省略する。

【０１３０】次に、ハーフラッチの第２の具体例につい
て説明する。図２３は、ハーフラッチの第２の具体例の
構成を示す図である。図２３を参照して、ハーフラッチ
は、ｎチャネルＭＯＳトランジスタＱ８５〜Ｑ８７、イ
ンバータＧ６３を含む。トランジスタＱ８５には入力信
号が入力され、トランジスタＱ８５のゲートには所定の
クロック信号ＣＫＡが入力される。トランジスタＱ８７
はトランジスタＱ８５および接地電位と接続され、その
ゲートにはリセット信号ＲＳを受ける。トランジスタＱ
８５はインバータＧ６３と接続され、インバータＧ６３
は出力信号を出力するとともにその信号をトランジスタ
Ｑ８６のゲートへ入力する。トランジスタＱ８６は電源
電圧Ｖ_CCおよびインバータＧ６３の入力側と接続され
る。

【０１３１】以上のように構成されるハーフラッチは、
入力信号が“Ｌ”のときにのみプルアップする。また、
図２２に示すフルＣＭＯＳのハーフラッチに比較し、使
用するトランジスタの数は半減される。

【０１３２】次に、上記のように構成された行アドレス
ポインタに使用されるトランジスタの数について説明す
る。上記の行アドレスポインタによるトランジスタ数の
削減の効果を比較するため、まず、アドレスポインタを
メインアドレス信号生成回路とサブアドレス信号生成回
路とに分離せず１つの行選択線につき１つのシフトレジ
スタを用いるアドレスポインタのトランジスタ数につい
て表１に示し、上記の行アドレスポインタに使用される
トランジスタを表２にそれぞれ示す。表１および表２で
は、上記の説明で用いたＷを５０とし、２００ワード時
のトランジスタ数を示している。また、ハーフラッチと
しては図２２に示すハーフラッチを用いている。

【０１３３】

【表１】

【０１３４】

【表２】 上表より、１つの行選択線につき１つのシフトレジスタ
を用いるアドレスポインタでは４８００Ｔｒに対して上
記の行アドレスポインタでは２３１２Ｔｒとなり、使用
するトランジスタは約半減されている。また、図２３に
示すハーフラッチを用いた場合は、表１の場合で２８０
０Ｔｒとなり、表２の場合で１７７２Ｔｒとなり、この
場合もほぼ使用するトランジスタは半減されている。

【０１３５】したがって、上記の行アドレスポインタを
用いることにより、使用するトランジスタの数が削減さ
れ、行アドレスポインタの面積を削減することが可能と
なる。

【０１３６】なお、上記具体例では、ＳＡＭのトータル
のワード数を４Ｗワードとして説明したが、これは、サ
ブアドレス信号生成回路を４サイクルを１単位として構
成したことによるものであり、４の整数倍にした方が説
明が容易なためである。したがって、他のワード数であ
っても同様に適用することができ、以降に説明するアド
レスポインタについても同様である。

【０１３７】次に、サブアドレス信号生成回路の第２の
具体例について説明する。図２４は、図１８に示すサブ
アドレス信号生成回路の第２の具体例の構成を示す図で
ある。

【０１３８】図２４を参照して、サブアドレス信号生成
回路は、ハーフラッチＤＦ１、ＤＦ２、ＡＮＤゲートＧ
７１〜Ｇ７４を含む。ハーフラッチＤＦ１には、クロッ
ク信号ＣＫＡが入力され、クロック信号ＣＫＡに応じて
動作する。ハーフラッチＤＦ２にはクロック信号ＣＫＢ
が入力され、クロック信号ＣＫＢに応じて動作する。ク
ロック信号ＣＫＢは、クロック信号ＣＫＡの“Ｌ”の期
間に１回ずつクロックパルスを発生する信号である。ハ
ーフラッチＤＦ１の入力端子Ｄ２はハーフラッチＤＦ２
の出力端子ＱＣから出力される出力信号／Ｑ１が入力さ
れる。ハーフラッチＤＦ１は、入力した出力信号／Ｑ１
をクロック信号ＣＫＡに応答してラッチし、出力端子Ｑ
から出力信号Ｑ０を出力し、出力端子ＱＣからその反転
信号／Ｑ０を出力する。

【０１３９】出力信号Ｑ０はハーフラッチＤＦ２の入力
端子Ｄへ入力されるとともに、ＡＮＤゲートＧ７３およ
びＧ７４へ入力される。出力信号／Ｑ０は、ＡＮＤゲー
トＧ７１およびＧ７２へ入力される。ハーフラッチＤＦ
２は、入力した出力信号Ｑ０をクロック信号ＣＫＢに応
答してラッチし、出力端子Ｑから出力信号Ｑ１を出力
し、出力端子ＱＣからその反転信号／Ｑ１を出力する。
出力信号Ｑ１は、ＡＮＤゲートＧ７２およびＧ７３へ入
力される。出力信号／Ｑ１はＡＮＤゲートＧ７１および
Ｇ７４へ入力される。ＡＮＤゲートＧ７１〜Ｇ７４はそ
れぞれ入力した信号の論理積をとり、サブアドレス信号
ＷＥ０〜ＷＥ３として出力する。上記のハーフラッチＤ
Ｆ１、ＤＦ２はジョンソンカウンタを構成する。次に、
上記のように構成されたサブアドレス信号生成回路の動
作について説明する。図２５は、図２４に示すサブアド
レス信号生成回路の動作を説明するためのタイミングチ
ャートである。図２５を参照して、ハーフラッチＤＦ１
およびＤＦ２は上記のようにジョンソンカウンタを構成
しているので、その出力信号は、（Ｌ、Ｌ）→（Ｌ、
Ｈ）→（Ｈ、Ｈ）→（Ｈ、Ｌ）の４つの状態を繰り返
す。このとき、ＡＮＤゲートＧ７１〜Ｇ７４の入力信号
が（Ｌ、Ｌ）、（Ｌ、Ｈ）、（Ｈ、Ｌ）のときに“Ｌ”
で出力され、（Ｈ、Ｈ）のとき“Ｈ”の状態で出力され
る。したがって、４つのサブアドレス信号ＷＥ０〜ＷＥ
３は、クロック信号ＣＫＡおよびＣＫＢに応答して所定
期間だけ“Ｈ”の状態で出力され、順に“Ｈ”の状態が
シフトされる。したがって、図２１に示すサブアドレス
信号ＷＥ０〜ＷＥ３と同様のサブアドレス信号ＷＥ０〜
ＷＥ３が出力される。

【０１４０】上記のサブアドレス信号生成回路では、図
１９に示すサブアドレス信号生成回路より用いるハーフ
ラッチの数が削減され、その面積を削減することが可能
となる。

【０１４１】次に、メインアドレス信号生成回路および
行選択線選択ユニットの第２の具体例について説明す
る。図２６は、図１８に示すメインアドレス信号生成回
路および行選択線選択ユニットの第２の具体例の構成を
示す図である。

【０１４２】図２６を参照して、メインアドレス信号生
成回路１１ａは、シフトレジスタ１１１ａ、ＡＮＤゲー
トＧＡ０〜ＧＡＸ、ＧＢ０〜ＧＢＸを含む。シフトレジ
スタ１１１ａは、ハーフラッチ（ＨＬ）ＨＡ０〜ＨＡ
Ｘ、ＨＢ０〜ＨＢＸを含む。

【０１４３】Ｘ個のハーフラッチＨＡ０〜ＨＡＸにはク
ロック信号ＣＫ１が入力され、クロック信号ＣＫ１に応
答してラッチ動作を行なう。Ｘ個のハーフラッチＨＢ０
〜ＨＢＸにはクロック信号ＣＫ２が入力され、クロック
信号ＣＫ２に応答してラッチ動作が行なわれる。クロッ
ク信号ＣＫ１およびＣＫ２は、図２４および図２５に示
すサブアドレス信号ＷＥ０が“Ｈ”となる期間にクロッ
ク信号ＣＫＡと同じ幅のクロックを交互に出力する信号
である。ハーフラッチＨＡ０〜ＨＡＸおよびハーフラッ
チＨＢ０〜ＨＢＸは交互に接続され、最終段のハーフラ
ッチＨＢＸは初段のハーフラッチＨＡ０と接続され、シ
フトレジスタを構成する。シフトレジスタ１１１ａは、
いずれかの連続する２個のハーフラッチのみが“Ｈ”の
状態になるように初期化される。したがって、連続する
ハーフラッチの出力信号は半周期分だけ“Ｈ”の状態が
重なった状態で順にシフトされていく。

【０１４４】ハーフラッチＨＡ０およびＨＢ０はＡＮＤ
ゲートＧＡ０と接続される。また、ハーフラッチＨＢ０
とハーフラッチＨＡ１とはＡＮＤゲートＧＢ０と接続さ
れる。以降、ＡＮＤゲートＧＡ１〜ＧＡＸ、ＧＢ１〜Ｇ
ＢＸが同様にハーフラッチと接続される。したがって、
１つのＡＮＤゲートには連続する２つのハーフラッチの
出力信号が入力される。ＡＮＤゲートＧＡ０〜ＧＡＸ、
ＧＢ０〜ＧＢＸは、入力信号の論理積を出力信号ＳＡ０
〜ＳＡＸ、ＳＢ０〜ＳＢＸとしてそれぞれ行選択線選択
ユニット１３ａに出力する。

【０１４５】行選択線選択ユニット１３ａは、図２０に
示す行選択線選択ユニット１３と同様に構成を有し、同
様に動作するので以下その説明を省略する。また、行選
択線選択ユニット１３ａに含まれる行選択線選択回路１
３１ａ〜１３ＷａはＷ個あり、各行選択線選択回路に対
応してメインアドレス信号生成回路１１ａ内のＡＮＤゲ
ートおよびハーフラッチがそれぞれ１つずつ対応してい
る。したがって、ハーフラッチＨＡ０〜ＨＡＸ、ＨＢ０
〜ＨＢＸの総数は、Ｗ個となり、図２０に示すメインア
ドレス信号生成回路１１に含まれるハーフラッチの数の
半分となっている。

【０１４６】次に、上記のように構成されたメインアド
レス信号生成回路および行選択線選択ユニットの動作に
ついて説明する。図２７は、図２６に示すメインアドレ
ス信号生成回路および行選択線選択ユニットの動作を説
明するためのタイミングチャートである。

【０１４７】図２６および図２７を参照して、シフトレ
ジスタ１１１ａは、いずれかの連続する２つのハーフラ
ッチのみが“Ｈ”となるように設定されているので、た
とえば、出力信号Ａ０、Ｂ０、およびＡ１には常にいず
れかの連続する２つの信号のみが“Ｈ”の状態となって
いる。したがって、これらのハーフラッチからの出力信
号をＡＮＤゲートで論理積をとることにより、ＡＮＤゲ
ートの出力信号は常に１つの出力信号のみが“Ｈ”とな
り、たとえば、出力信号ＳＡ０、ＳＢ０のようになる。
この結果、メインアドレス信号発生回路１１ａから出力
される信号ＳＡ０〜ＳＡＸ、ＳＢ０〜ＳＢＸの各々とサ
ブアドレス信号発生回路から出力されるサブアドレス信
号ＷＥ０〜ＷＥ３の各々との論理積を行選択線選択ユニ
ット１３ａによりとり、行選択信号Ｑｒ０〜Ｑｒ３のう
ち１つの信号が“Ｈ”で出力され、順次“Ｈ”の状態が
シフトされていく。

【０１４８】次に、上記のサブアドレス信号発生回路、
メインアドレス信号発生回路および行選択線選択ユニッ
トの第２の具体例を用いた場合のトランジスタの削減効
果について説明する。上記のように各回路を構成した場
合、必要なトランジスタ数は表３に示すようになる。表
３の例では、表１および表２と同様に２００ワード時の
トランジスタ数を示している。また、ハーフラッチとし
ては図２１に示すハーフラッチを用いて計算を行なって
いる。

【０１４９】

【表３】 表３に示すように、第２の具体例では、表２に示す第１
の具体例と比較して、さらに３割程度トランジスタ数が
削減されている。したがって、アドレスポインタの面積
をさらに削減することができ、ＳＡＭのチップの面積を
削減することが可能となる。

【０１５０】また、図２２に示すハーフラッチを用いた
場合、上記の第２の具体例では、トランジスタ数は１４
８４Ｔｒとなりトランジスタ数をさらに削減することが
可能となる。

【０１５１】上記の第２の具体例では、メインアドレス
信号生成回路とサブアドレス信号生成回路とに分離した
構成について述べたが、図２６に示すメインアドレス信
号生成回路を単独で用いて行アドレスポインタを構成し
た場合でも、ハーフラッチの数が削減されるため、同様
にアドレスポインタの面積を削減することが可能とな
る。

【０１５２】次に、サブアドレス信号生成回路の第３の
具体例について説明する。図２８は、図１８に示すサブ
アドレス信号生成回路の第３の具体例の構成を示す図で
ある。第３の具体例では、行選択線イネーブル信号の状
態に応じてサブアドレス信号を強制的に“Ｌ”の状態に
するものである。通常、ＳＡＭは、低消費電力化のため
読出動作において、プリチャージ用トランジスタで読出
用ビット線をプリチャージし、プリチャージ後、読出用
ワード線を“Ｈ”（選択状態）にして読出動作が行なわ
れる。したがって、サブアドレス信号を行選択線イネー
ブル信号に応答して強制的に“Ｌ”の状態にすることに
より、プリチャージ期間中読出用ワード線を強制的に
“Ｌ”の状態にすることができ、上記の読出動作を行な
うことが可能となる。

【０１５３】図２８を参照して、サブアドレス信号生成
回路は、サブアドレス信号生成回路１２ａと制御回路１
２ｂを含む。サブアドレス信号生成回路１２ａは、図２
４に示すサブアドレス信号生成回路と同様の構成を有し
同様の動作を行なうので以下その説明を省略する。

【０１５４】制御回路１２ｂは、ＮＡＮＤゲートＧ１０
０〜Ｇ１０３、インバータＧ１０４〜Ｇ１０７を含む。
ＮＡＮＤゲートＧ１００〜Ｇ１０３の各々には、サブア
ドレス信号生成回路１２ａから出力信号Ｓ０〜Ｓ３がそ
れぞれ入力される。また、ＮＡＮＤゲートＧ１００〜Ｇ
１０３の各々には、行選択線イネーブル信号ＷＥが入力
される。ＮＡＮＤゲートＧ１００〜Ｇ１０３は各々入力
した信号の論理積をとり、その反転信号を対応するイン
バータＧ１０４〜Ｇ１０７へ出力する。インバータＧ１
０４〜Ｇ１０７は入力した信号を反転させ、サブアドレ
ス信号ＷＥ０〜ＷＥ３をそれぞれ出力する。

【０１５５】以上の構成により、サブアドレス信号ＷＥ
０〜ＷＥ３は行選択線イネーブル信号ＷＥが“Ｈ”であ
り、かつ、出力信号Ｓ０〜Ｓ３が“Ｈ”のときにのみ
“Ｈ”で出力される。

【０１５６】次に、上記のように構成されたサブアドレ
ス信号生成回路を用いた行アドレスポインタの動作につ
いて説明する。この場合、メインアドレス信号生成回路
および行選択線選択ユニットについては図２６に示す回
路を用いるものとする。なお、図２０に示す回路を用い
た場合も同様である。図２９は、図２８に示すサブアド
レス信号生成回路を用いた行アドレスポインタの動作を
説明するためのタイミングチャートである。

【０１５７】図２９を参照して、クロック信号ＣＫＡ、
ＣＫＢ、ハーフラッチの出力信号Ｑ０、Ｑ１、出力信号
Ｓ０〜Ｓ３（図２５中サブアドレス信号ＷＥ０〜ＷＥ３
に相当する）は、図２５に示す各信号と同様であるので
以下その説明を省略する。出力信号Ｓ０〜Ｓ３と行選択
線イネーブル信号ＷＥとの論理積がとられ、出力信号Ｓ
０〜Ｓ３は、行選択線イネーブル信号ＷＥが“Ｌ”のレ
ベルのとき強制的に“Ｌ”にされ、サブアドレス信号Ｗ
Ｅ０〜ＷＥ３のように出力される。以降、クロック信号
ＣＫ２、ＣＫ１、出力信号Ａ０、Ｂ０、Ａ１、出力信号
ＳＡ０、ＳＢ０は、図２７に示すタイミングチャートの
各信号と同様に動作する。したがって、サブアドレス信
号ＷＥ０〜ＷＥ３に応答して行選択信号Ｑｒ０〜Ｑｒ３
が順次“Ｈ”の状態で出力される。つまり、行選択線イ
ネーブル信号ＷＥが“Ｌ”の間、行選択信号Ｑｒ０〜Ｑ
ｒ３は強制的に“Ｌ”にされ、この間に読出用ビット線
がプリチャージされ、消費電力が低減される。

【０１５８】上記のように、行選択線イネーブル信号Ｗ
Ｅの制御をサブアドレス信号生成回路において行なって
いるので、行アドレスポインタから出力される各行選択
信号を行選択線イネーブル信号ＷＥに応じて制御する場
合に比べ、使用するトランジスタの数が大幅に削減され
る。たとえば、行選択信号ごとに行なった場合は、２０
０ワード時のトランジスタ数は８００Ｔｒ必要となる
が、上記実施例では、１６Ｔｒで済み、非常に少ないト
ランジスタ数ですべての行選択線のコントロールが可能
となる。

【０１５９】上記第３の具体例では、読出用および書込
用ワード線を用いた場合について述べたが、ワード線が
読出用および書込用に専用にある場合は、読出用アドレ
スポインタおよび書込用アドレスポインタを専用に設
け、ライトイネーブル信号ＷＥおよびセンスイネーブル
信号ＳＥに応じて動作するようにすれば各信号に対して
上記と同様の効果を得ることができる。

【０１６０】また、上記実施例では、ワード線が“Ｈ”
のとき選択状態になると仮定したが、これは、一般にｎ
チャネルトランジスタでメモリセルを構成するためであ
り、ｐチャネルトランジスタでメモリセルを構成する場
合は“Ｌ”の場合に選択状態となる。

【０１６１】また、メインアドレス信号生成回路、サブ
アドレス信号生成回路、および行選択線選択ユニットを
構成する場合、ＮＡＮＤゲートをベースに説明したが、
ＮＯＲゲート等を用いても同様に構成することができ
る。

【０１６２】また、サブアドレス信号生成回路として４
つのサブアドレス信号を生成する場合について述べたが
２、８、１６等の他のサブアドレス信号を用いる場合も
同様に構成することができ、その場合は、サブアドレス
信号の数が多いほどつまりリングカウンタの段数が多い
ほどトランジスタ数の削減効果は顕著となる。

【０１６３】

【発明の効果】請求項１ないし請求項５記載のシーケン
シャルアクセスメモリにおいては、ｘワードのデータを
アクセスするためのアドレスポインタを用いてｘワード
のデータを記憶するメモリセルアレイをｙ個制御するこ
とができるので、アドレスポインタの面積が削減され、
シーケンシャルアクセスメモリの面積および消費電力を
削減することが可能となる。

【０１６４】

【０１６５】

【０１６６】

【０１６７】

【図面の簡単な説明】

【図１】 本発明の一実施例のシーケンシャルアクセス
メモリの主要部の構成を示す図である。

【図２】 図１に示すシーケンシャルアクセスメモリの
動作を説明するためのタイミングチャートである。

【図３】 図１に示すシーケンシャルアクセスメモリの
主要部の第１のレイアウトを示す図である。

【図４】 図３に示すシーケンシャルアクセスメモリの
ビット線のレイアウトを示す図である。

【図５】 図１に示すシーケンシャルアクセスメモリの
主要部の第２のレイアウトを示す図である。

【図６】 本発明の他の実施例のシーケンシャルアクセ
スメモリの主要部の構成を示す図である。

【図７】 図１に示すメモリ回路の第１の具体例の構成
を示す回路図である。

【図８】 図７に示すメモリ回路の動作を説明するため
のタイミングチャートである。

【図９】 図７に示すメモリ回路の制御信号発生回路の
一例の構成を示す回路図である。

【図１０】 図１に示すメモリ回路の第２の具体例の構
成を示す回路図である。

【図１１】 図１０に示すメモリ回路の動作を説明する
ためのタイミングチャートである。

【図１２】 図１に示すメモリ回路の第３の具体例の構
成を示す回路図である。

【図１３】 図１２に示すメモリ回路の動作を説明する
ためのタイミングチャートである。

【図１４】 図１に示すメモリ回路の第４の具体例の構
成を示す回路図である。

【図１５】 図１４に示すメモリ回路の動作を説明する
ためのタイミングチャートである。

【図１６】 図１に示すメモリ回路の第５の具体例の構
成を示す回路図である。

【図１７】 図１６に示すメモリ回路の動作を説明する
ためのタイミングチャートである。

【図１８】 図１に示す行アドレスポインタの第１の具
体例の構成を示すブロック図である。

【図１９】 図１８に示すサブアドレス信号生成回路の
第１の具体例の構成を示す図である。

【図２０】 図１８に示すメインアドレス信号生成回路
および行選択線選択ユニットの第１の具体例の構成を示
す図である。

【図２１】 図１９および図２０に示すサブアドレス信
号生成回路、メインアドレス信号生成回路および行選択
線選択ユニットの動作を説明するためのタイミングチャ
ートである。

【図２２】 ハーフラッチの第１の具体例の構成を示す
図である。

【図２３】 ハーフラッチの第２の具体例の構成を示す
図である。

【図２４】 図１８に示すサブアドレス信号生成回路の
第２の具体例の構成を示す図である。

【図２５】 図２４に示すサブアドレス信号生成回路の
動作を説明するためのタイミングチャートである。

【図２６】 図１８に示すメインアドレス信号生成回路
および行選択線選択ユニットの第２の具体例の構成を示
す図である。

【図２７】 図２６に示すメインアドレス信号生成回路
および行選択線選択ユニットの動作を説明するためのタ
イミングチャートである。

【図２８】 図１８に示すサブアドレス信号生成回路の
第３の具体例の構成を示す図である。

【図２９】 図２８に示すサブアドレス信号生成回路を
用いた行アドレスポインタの動作を説明するためのタイ
ミングチャートである。

【図３０】 従来のシーケンシャルアクセスメモリの主
要部の構成を示す図である。

【図３１】 図３０に示す行および列アドレスポインタ
から出力される行および列選択信号のタイミングを説明
するためのタイミングチャートである。

【図３２】 図３０に示す行および列アドレスポインタ
に含まれるレジスタの一例を示す回路図である。

【図３３】 図３２に示すレジスタに与えられるクロッ
ク信号を示すタイミングチャートである。

【図３４】 図３０に示すメモリ回路の一例を示す図で
ある。

【図３５】 図３４に示すメモリ回路の動作を説明する
ためのタイミングチャートである。

【符号の説明】

１ 行アドレスポインタ、２ 列アドレスポインタ、３
入力ドライバ、４入力セレクタ、５ メモリセルアレ
イ、６ 出力セレクタ、７ センスアンプ、８ 出力ド
ライバ ３１〜３ｙ メモリブロック。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 山中 一也 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 研究所内 (72)発明者 細谷 史郎 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 研究所内 (72)発明者 矢沢 弥亘 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社システム エル・エス・アイ 研究所内 (56)参考文献 特開 昭62−217491（ＪＰ，Ａ) 特開 平５−210971（ＪＰ，Ａ) 特開 平５−225319（ＪＰ，Ａ) 特開 平４−305889（ＪＰ，Ａ) 特開 平５−342847（ＪＰ，Ａ) 特開 平７−37378（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 7/00 G06F 5/06 G06F 13/38 G06F 12/02

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ｘワードを１単位とするデータ列をｙ単
   位格納するシーケンシャルアクセスメモリであって、 各々がｘワードのデータを記憶し、シリアルに接続され
   たｙ個のメモリセルアレイと、各前記メモリセルアレイにおいて 前記ｘワードのデータ
   にアクセスするための選択信号を前記ｙ個のメモリセル
   アレイの各々に対して共通に出力するアドレスポインタ
   とを含み、 前記シリアルに接続されたｙ個のメモリセルアレイの各
   々は、互いに接続された他の前記メモリセルアレイとの
   間で、前記選択信号に応じて前記ｘワードごとにデータ
   の入出力を行なうシーケンシャルアクセスメモリ。
2. 【請求項２】 前記ｙ個のメモリセルアレイの各々は、 前記ｘワードのデータを記憶するための複数のメモリ回
   路と、 前記メモリセルアレイの所定の前記メモリ回路のデータ
   を伝達するための複数のビット線とを含み、 前記複数のビット線は、 前記ｙ個のメモリセルアレイの長手方向に直線的に配置
   される請求項１記載のシーケンシャルアクセスメモリ。
3. 【請求項３】 前記ｙ個のメモリセルアレイの各々は、 行および列方向に配置され、前記ｘワードのデータを記
   憶するための複数のメモリ回路を含み、 前記シーケンシャルアクセスメモリは、さらに、 前記選択信号のうち前記メモリセルアレイの行および列
   方向のうち一方方向の前記メモリ回路を選択するための
   信号を伝達する選択信号伝達線を含み、 前記選択信号伝達線は、 前記ｙ個のメモリセルアレイの長手方向の上に直線的に
   配置される請求項１記載のシーケンシャルアクセスメモ
   リ。
4. 【請求項４】 前記選択信号伝達線は、 前記メモリセルアレイの行方向の前記メモリ回路を選択
   するための行選択信号を伝達する行選択信号伝達線を含
   む請求項３記載のシーケンシャルアクセスメモリ。
5. 【請求項５】 前記選択信号伝達線は、 前記メモリセルアレイの列方向の前記メモリ回路を選択
   するための列選択信号を伝達する列選択信号伝達線を含
   む請求項３記載のシーケンシャルアクセスメモリ。