JPS6037055A - Information processor - Google Patents

Abstract

PURPOSE:To improve data processing efficiency by using a multiple memory and at the same time switching the memory in responding with the processing in order to omit the shift processing of data, etc. as well as to attain the simultaneous and parallel processing of plural types of information. CONSTITUTION:In a reception waiting mode a microprocessor MPU300 selects an RAM150 out of the RAM150 and 230 to allot it to a reception control circuit 200. In this case, the MPU300 gives the reception start address of the RAM150 as well as the value which limits the upper limit of a reception area when necessary via acommon bus 2000. The circuit 200 has a function equivalent to a direct memory access DMA function and therefore performs the control to move up and store the data on a reception frame automatically for every character from a designated reception start address. The MPU300 stores the state where the RAM150 is allotted to the circuit 200 into its own control table and controls the using state of the RAM150. In such a way, the data processing efficiency is improved by using plural RAMs.

Description

【発明の詳細な説明】 技術分野 本発明は情報処理装置に関し、特に記憶装置を共用する
情報処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION Technical Field The present invention relates to an information processing apparatus, and more particularly to an information processing apparatus that shares a storage device.

従来技術 ］ンピュータの各種処理手順がその処理の対象とするデ
ータは一般に固定のワークエリアに格納される。BACKGROUND OF THE INVENTION Data processed by various computer processing procedures is generally stored in a fixed work area.

ワークエリアが固定されていれば、処理手順はデータの
あり場所を決定するためにめんどうな前処理を行なう必
要がないので、処理の効率化や処理手順自体の簡略化が
図れるのである。If the work area is fixed, the processing procedure does not require troublesome preprocessing to determine where the data is located, so processing efficiency can be improved and the processing procedure itself can be simplified.

一方、入出力機器に係るデータに対しては夫々入カニリ
アと出カニリアが設けられている。これは、入出力機器
とのデータ転送処理をＤＭＡ手段等にまかせることによ
って自己の演算処理機能を最大限発揮させるのに有効だ
からである。この結果、従来のコンピュータ処理では単
なる入カニリアからワークエリアへのデータ移送処理、
あるいはワークエリアから出カニリアへのデータ移送処
理が頻繁に行なわれ、この移送処理にある程度の時間を
要することで全体の処理効率を著しく下げる原因となっ
ていた。On the other hand, input and output channels are provided for data related to input/output devices, respectively. This is because it is effective to maximize the arithmetic processing function of the device by entrusting the data transfer processing with the input/output device to the DMA means or the like. As a result, in conventional computer processing, data transfer processing from a simple input canister to a work area,
Alternatively, data transfer processing from the work area to the output canister is frequently performed, and this transfer processing requires a certain amount of time, causing a significant decrease in overall processing efficiency.

これは通常のコンピュータ処理についてのみ言えること
ではない。つまりマイクロコンピュータ相当の制御手段
と、これに接続されたプログラム機能を有しない下位の
制御手段との組合せによって各種機能の実現をさせた広
い意味での情報処理装置について言えることなのである
。This does not only apply to ordinary computer processing. In other words, this applies in a broad sense to an information processing device in which various functions are realized by a combination of a control means equivalent to a microcomputer and a lower-order control means connected thereto that does not have a program function.

目的 本発明は上述従来技術の欠点を解決するものであり、そ
の目的とする所は、データ等の移送処理を行なわない構
成によって処理効率を大幅に向上させたｔｊ／報処理装
置を提供することにある。Purpose The present invention is intended to solve the drawbacks of the above-mentioned prior art, and its purpose is to provide a TJ/information processing device that greatly improves processing efficiency by having a configuration that does not perform data transfer processing. It is in.

実施例 以下図面に従って本発明の実施例を詳細に説明する。Example Embodiments of the present invention will be described in detail below with reference to the drawings.

第１図は本発明の概念的な１構成例を示すブロック図で
ある。図において１は情報処理装置、２〜４は特定の目
的の処理を実行するように構成された各種処理手段であ
る。FIG. 1 is a block diagram showing a conceptual example of the configuration of the present invention. In the figure, 1 is an information processing device, and 2 to 4 are various processing means configured to execute processing for specific purposes.

例えば、装置１が通信制御装置であるならば、２は回線
からのデータ受信管理を行なうレシーバで、４は回線へ
のデータ送信管理を行なうトランスミッタである。本発
明ではこのようなレシーバ、トランスミッタを広い意味
での情報処理手段と見なすものとする。For example, if device 1 is a communication control device, 2 is a receiver that manages data reception from a line, and 4 is a transmitter that manages data transmission to the line. In the present invention, such receivers and transmitters are regarded as information processing means in a broad sense.

また、これら送受信データの上位概念の管理を行なう処
理手段としてマイクロプログラムを内蔵したマイクロプ
ロセッサ３を設けることができる。これら処理手段２〜
４は一般に自己と外部との間で独自のデータや制御のや
り取りをするために夫々独自の信号線５，６，７．を持
つであろう。例えば５が受信回線であり、７が送信回線
であり、また６がホストコンピュータ等との間のＩ１０
バスである。Further, a microprocessor 3 having a built-in microprogram can be provided as a processing means for managing the general concepts of these transmitted and received data. These processing means 2~
4 generally have their own signal lines 5, 6, 7, . . . 4 for exchanging unique data and control between itself and the outside. will have. For example, 5 is the receiving line, 7 is the transmitting line, and 6 is the I10 between the host computer, etc.
It's a bus.

更にまた処理手段２〜４はその機能上必要があれば自己
と他の処理手段との間に特定の信号をやり取りする信号
線８，９．１０を有する。このように処理手段２〜４は
特定の目的の処理を実行するように構成されたまとまり
のある機能実行手段と言うことが出来る。従って処理手
段２，３．４が夫々マイクロプロセッサ２，３，４．で
構成される場合もあるし、処理手段の数も３個に限定さ
れない。Furthermore, the processing means 2 to 4 have signal lines 8, 9, and 10 for exchanging specific signals between themselves and other processing means, if necessary for their functions. In this way, the processing means 2 to 4 can be said to be a unified function execution means configured to execute processing for a specific purpose. Therefore, the processing means 2, 3.4 are respectively microprocessor 2, 3, 4. The number of processing means is not limited to three.

次に１１〜１３はメモリバスであり、これを介してアド
レス指定とデータ入出力ができるようになっている。ま
た１４は独立した記憶手段１５に設けられたメモリ共通
バスである。１６は選択手段であり、この中でメモリ／
（ス１１〜１３のうちの何れかがメモリ共通バス１４に
接続される。そして選択的に時分割してこの接続の制御
を行なう信号は夫々選択線１７，１８，１９４こよって
与えられる。Next, reference numerals 11 to 13 are memory buses through which addressing and data input/output can be performed. Further, 14 is a memory common bus provided in the independent storage means 15. 16 is a selection means, in which the memory/
(Any one of the buses 11 to 13 is connected to the memory common bus 14. Signals for selectively controlling this connection in a time-division manner are provided by selection lines 17, 18, and 194, respectively.

記憶手段１５が時分割して選択的に使用されるためには
処理手段２〜４の間で記憶手段１５の同時選択をしない
ための一定の制御が為されなくてはならない。２０は処
理手段間を結ぶ共通／＜スであり、各処理手段は記憶手
段１５の同時選択を回避するために記憶手段の使用状態
が互いに解るよう、この共通バス２０を介して使用に関
する情報のやり取りを行なうものである。例えば処理手
段３がデータの上位概念の管理を行なうマイクロプロセ
ッサであるなら、これに記憶手段１５の選択的使用の一
括した管理制御をまかせてもよい。この場合は、例えば
処理手段３が処理手段２と４からの記憶手段使用要求を
管理し、かつ記憶手段の適正な使用許可指令を処理手段
２と４に与える如くして一括した管理制御が為される。In order for the storage means 15 to be used selectively in a time-sharing manner, certain control must be performed between the processing means 2 to 4 to prevent simultaneous selection of the storage means 15. Reference numeral 20 denotes a common bus that connects the processing means, and each processing means transmits information regarding usage via this common bus 20 so that each processing means can understand the usage status of the storage means to avoid simultaneous selection of the storage means 15. It is a matter of exchange. For example, if the processing means 3 is a microprocessor that manages the general concept of data, it may be entrusted with collective management control of selective use of the storage means 15. In this case, for example, the processing means 3 manages requests for the use of the storage means from the processing means 2 and 4, and gives commands for appropriate usage permission of the storage means to the processing means 2 and 4, thereby achieving integrated management control. be done.

あるいは処理手段２と３が同位概念の処理手段として構
成されるなら、２つの処理手段の間では使用要求のステ
ータス情報をやり取りして、かつ使用要求の発生順位及
び要求内容の優先順位等も考慮した手順に従って、記憶
手段１５の選択的使用が為される。Alternatively, if processing means 2 and 3 are configured as processing means with the same concept, the status information of usage requests is exchanged between the two processing means, and the order of occurrence of usage requests and the priority of request contents are also taken into account. The storage means 15 is selectively used according to the procedure.

また、使用の管理情報を受け取った情報処理手段がその
後、独自の制御下で記憶手段を選択し、かつ使用をする
構成を採用すれば、上述の如く複数の情報処理手段が同
位概念の処理手段である場合には、下位の複雑な管理制
御がそれらに分担されて単純化される効果が生じ、また
装置全体としての管理制御方式も統一化されるという効
果を生じる。　更にまた上述した如き、独立した記憶手
段、あるいは後述する複数の独立した記憶手段について
も言えることであるが、その具体的構成はＲＡＭ　、Ｒ
ＯＭ等通常のメモリ構成に限られるものではなく、レジ
スタやシフトレジスタ等によっても構成されるものであ
ることは明らかである。Furthermore, if a configuration is adopted in which the information processing means that has received the usage management information selects and uses the storage means under its own control, multiple information processing means can be used as processing means of the same level as described above. In this case, there is an effect that lower-level complex management control is divided among them and simplified, and the management control method for the entire device is also unified. Furthermore, as mentioned above, the same can be said of the independent storage means or a plurality of independent storage means described later, but the specific configuration thereof is RAM, R.
It is clear that the configuration is not limited to a normal memory configuration such as OM, but can also be configured by registers, shift registers, etc.

ｗＳ２図は複数の記憶手段を設けた場合の更に概念的な
工構成例を示すブロック図である。Figure wS2 is a block diagram showing a more conceptual example of the construction when a plurality of storage means are provided.

図において、第１図と同等の機能を有するものには同一
番号を付した。ここでは独立した記憶手段の数を２個と
したので新たに選択手段２１とメモリ共通バス２２と及
び記憶手段２３の構成が４＝Ｊ加されている。In the figure, parts having the same functions as those in FIG. 1 are given the same numbers. Here, since the number of independent storage means is two, the configurations of the selection means 21, the memory common bus 22, and the storage means 23 are newly added by 4=J.

また、図ではメモリバス１１と選択線１７とを１木の線
で代表させ、他も同様とした。第２図の構成の機能にお
いて異なることは、例えば処理手段２に２つのうち何れ
の記憶手段を更に選択するかの情報の管理を含むことで
ある。この意味で記憶手段１５．２３の管理制御を行な
う手順が多少複雑になるが、それは第１図に対する場合
の管理制御手順が単に量的に増えるだけであって、何ら
特別な制御が要求されるものでないことは容易に想像で
きる。この点は後述する具体的な実施例の説明において
明らかとなろう。In addition, in the figure, the memory bus 11 and the selection line 17 are represented by one tree of lines, and the other lines are the same. The difference in the function of the configuration shown in FIG. 2 is that, for example, the processing means 2 includes management of information regarding which of the two storage means to further select. In this sense, the procedure for managing and controlling the storage means 15.23 becomes somewhat complicated, but this is simply a quantitative increase in the procedure for managing and controlling the storage means 15.23 compared to FIG. 1, and no special control is required. It is easy to imagine that this is not the case. This point will become clear in the description of specific embodiments to be described later.

また第２図の構成に従えば、複数の処理手段が同１１か
に複数の独立した記憶手段を夫々占有できることになり
、処理効率が一段と向上するという効果を発揮するので
ある。この意味において情報処理装置ｌの処理目的に応
じた最適の数の、かつ最適の記憶容量の独立した記憶手
段が設けられる。Further, according to the configuration shown in FIG. 2, a plurality of processing means can occupy the same eleven or a plurality of independent storage means, respectively, and the processing efficiency is further improved. In this sense, an optimal number and optimal storage capacity of independent storage means are provided depending on the processing purpose of the information processing device 1.

第３図は本発明に係る一実施例のデータ通信装置の構成
を示すブロック図である。FIG. 3 is a block diagram showing the configuration of a data communication device according to an embodiment of the present invention.

図において５００は受信回線、２００は受信制御回路で
ある。実施例の受信制御回路２００はマイクロプロセッ
サ等を内蔵するものではないが、受信フレームの解析、
ＣＲＣ検査等、回線レベルの制御が自動的の行なわれる
構成のものである。In the figure, 500 is a reception line, and 200 is a reception control circuit. Although the reception control circuit 200 of the embodiment does not include a built-in microprocessor, it is capable of analyzing received frames,
This is a configuration in which line level control such as CRC inspection is performed automatically.

３００はプログラムを内蔵するマイクロプロセッサ（Ｍ
ＰＵ）であり、図示しないが内蔵のＲＯＭに格納された
プログラムに従って動作し、ワーキングエリアとして適
当な容量のＲＡＭも内蔵している。ＭＰＵ３００は受信
データの内容解析、応答フレームの作成、送信データの
作成等、」三位概念の管理制御を掌る。又、図示しない
が、必要ならば外部のホストコンピュータ、あるいは外
部接続機器との間でコミュニケーションやデータの転送
も行なえる構成も含むものである。４００は送信制御回
路で上述した受信制御回路２００と同様に回線レベルの
送信制御が自動的に行なわれる構成のものである。送信
データは送信回線７００を介して送られる。300 is a microprocessor (M
Although not shown, it operates according to a program stored in a built-in ROM, and also has a built-in RAM of an appropriate capacity as a working area. The MPU 300 is in charge of management control based on the three-dimensional concept, such as content analysis of received data, creation of response frames, and creation of transmission data. Although not shown, it also includes a configuration that allows communication and data transfer with an external host computer or externally connected equipment, if necessary. Reference numeral 400 denotes a transmission control circuit which, like the reception control circuit 200 described above, is configured to automatically perform line-level transmission control. Transmission data is sent via transmission line 700.

次に１１１は受信制御回路２００のアドレスバスであり
、受信制御回路２００は独自で管理可能なアドレスでも
ってＲＡＭ１５０又はＲＡＭ２３０をアクセスできるよ
うになっている。１７０はアドレスバス１１１に対して
上位ビット側に相当するＲＡＭ選択線であり、その選択
コード情報はデコーダ１７１によってデコードされて夫
々ゲート選択線１７２，１７３に振り分けられている。Next, 111 is an address bus for the reception control circuit 200, and the reception control circuit 200 can access the RAM 150 or RAM 230 using an address that can be managed independently. A RAM selection line 170 corresponds to the upper bit side of the address bus 111, and selection code information thereof is decoded by a decoder 171 and distributed to gate selection lines 172 and 173, respectively.

例えばコード情報の０は不使用で、■はＲＡＭ１５０の
使用指定、２はＲＡＭ２３０の使用指定等である。１１
２は受信制御回路２００のデータバスであり、主にデー
タの書き込み用として用いられる。For example, 0 in the code information is not used, ■ indicates use of the RAM 150, 2 indicates use of the RAM 230, etc. 11
2 is a data bus of the reception control circuit 200, which is mainly used for writing data.

同様にして１２１はＭＰＵ　３００のアドレスバス、１
８０は上位ビット側に相当するＲＡＭ選択線、１８１は
デコーダ、１８２と１８３はゲート選択線、１２２はデ
ータバスである。ＭＰＵ３００は自己のメモリを内蔵し
ているからアドレスの分配はこれらメモリとＲＡＭＩ　
５０　、ＲＡＭ２３０とが同一アドレス空間に重複する
ことのないように構成されている。従ってＭＰＵ３ｏｏ
がら見れば、必ずしもこうする必要はないが、内蔵のメ
モリとＲＡＭ１５０，２３０とが連続した空間に配され
ており、使い易くなっている。但し、後述する如（ＭＰ
Ｕ３００がＲＡＭ１５０とＲＡＭ２３０を常時使用でき
るわけではないから、その使用の可否は自己のソフトウ
ェアによって管理されている。このような制限はあるに
せよ、ＭＰＵ３００は自己のメモリと共通のメモリバス
でＲＡＭ１５０．２３０をアクセスできる構成であるか
ら通常のインストラクションの実行でＲＡＭ１５０．２
３０の内容を使用できることは明らかである。Similarly, 121 is the address bus of MPU 300, 1
80 is a RAM selection line corresponding to the upper bit side, 181 is a decoder, 182 and 183 are gate selection lines, and 122 is a data bus. Since the MPU 300 has its own built-in memory, addresses are distributed between these memories and RAMI.
50 and RAM 230 are configured so that they do not overlap in the same address space. Therefore, MPU3oo
Although it does not necessarily have to be done this way, the built-in memory and the RAMs 150 and 230 are arranged in a continuous space, making it easier to use. However, as described below (MP
Since U300 cannot always use RAM 150 and RAM 230, its use is managed by its own software. Despite these limitations, the MPU 300 is configured to be able to access RAM 150.230 through the same memory bus as its own memory, so it can access RAM 150.230 by executing normal instructions.
It is clear that 30 contents can be used.

１３１は送信制御回路４００のアドレスバスてあり、送
信制御回路４００は独自で管理可能なアドレスでもって
ＲＡＭＩ　５０又はＲＡＭ２３０をアクセスできるよう
になっている。１９０はアドレスバス１３１に対して上
位ビット側に相当するＲＡＭ選択線であり、その選択コ
ード情報はデコーダ１９１によってデコードされて夫々
ゲート選択線１９２，１９３に振り分けられている。１
３２は送信制御回路４００のデータバスであり、主にデ
ータの読み出し用である。Reference numeral 131 denotes an address bus for the transmission control circuit 400, which allows the transmission control circuit 400 to access the RAMI 50 or the RAM 230 with an address that can be managed independently. A RAM selection line 190 corresponds to the upper bit side of the address bus 131, and selection code information thereof is decoded by a decoder 191 and distributed to gate selection lines 192 and 193, respectively. 1
32 is a data bus of the transmission control circuit 400, which is mainly used for reading data.

１６１〜１６３及び２１１〜２１３はゲート回路であり
、夫々受信制御回路２００．ＭＰＵ３００、送信制御回
路４００からのアドレスバス情報をゲート制御する。つ
まり、例えば受信制御回路２００のゲート選択線１７２
の信号が１（選択）であるときに、アドレスバス１１１
の内容をＲＡＭ１５０のアドレス共通バス１４１に出力
してＲＡＭ１５０のアドレッシングを可能とするもので
ある。各ゲート回路の出力は３ステ一トロジツク回路で
接続されており、選択の行なわれなかった他のゲート回
路１６２，１６３の出力はアドレス共通バス１４１に何
ら影響を与えない。また、１６４〜１６６及び２１４〜
２１６は双方向ゲート回路であり、同様にしてデータバ
ス１１２，１２２．１３２上のデータ情報をゲート制御
する。つまり、例えば送信制御回路４００のゲート選択
線１９２の信号が１であるときにデータ共通バス１４２
」二の読み出しデータは双方向ゲート回路１６６を介し
て送信制御回路４００に読み込まれるが、選択の行なわ
れなかった他の双方向ゲート回路１６４，１６５からは
データ共通バス１４２上の読み出しデータの出力が阻止
される。また逆にデータの書き込みの場合の動作も同様
である。161-163 and 211-213 are gate circuits, each of which is connected to the reception control circuit 200. The address bus information from the MPU 300 and the transmission control circuit 400 is gate-controlled. That is, for example, the gate selection line 172 of the reception control circuit 200
When the signal of address bus 111 is 1 (select),
The contents of the RAM 150 are outputted to the address common bus 141 of the RAM 150 to enable addressing of the RAM 150. The outputs of each gate circuit are connected by a three-step logic circuit, and the outputs of the other unselected gate circuits 162 and 163 have no effect on the address common bus 141. Also, 164-166 and 214-
A bidirectional gate circuit 216 similarly gates data information on the data buses 112, 122, and 132. That is, for example, when the signal on the gate selection line 192 of the transmission control circuit 400 is 1, the data common bus 142
The second read data is read into the transmission control circuit 400 via the bidirectional gate circuit 166, but the read data is output on the data common bus 142 from the other bidirectional gate circuits 164 and 165 that have not been selected. is prevented. Conversely, the operation in the case of writing data is also similar.

２０００は受信制御回路２００とＭＰＵ３００と送信制
御回路４００とを結ぶ共通バスである。A common bus 2000 connects the reception control circuit 200, MPU 300, and transmission control circuit 400.

実施例ではＭＰＵ３００が上位概念のデータ管理と管理
データの送信制御とを行なう構成としたので、ＭＰＵ３
００がこれら下位の制御回路２００．４００とのコミュ
ニケーションを行なえるようにするために設けられた共
通バスである。つまり、ＭＰＵ３００から見たときは受
信制御回路２００も送信制御回路４００も共に個々のＩ
１０機器として取り扱うことが可能であり、この意味で
共通バス２０００は通常のマイクロプロセッサが有する
Ｉ１０バスによって構成されている。従って共通バス２
０００を介してＭＰＵ３００は各種ステータス情報やア
ドレス情報の送受信、制御命令の送信等を行なえるよう
になっている。ここでアドレス情報の送信については後
述するが、アドレス情報の受信とは各制御回路２００，
４００がどこまでＲＡＭアクセスを進めたか等について
知る要求があるときに有効である。In the embodiment, since the MPU 300 is configured to manage the data of the superordinate concept and control the transmission of management data, the MPU 300
00 is a common bus provided to enable communication with these lower control circuits 200 and 400. In other words, when viewed from the MPU 300, both the reception control circuit 200 and the transmission control circuit 400 are individual I/Os.
In this sense, the common bus 2000 is constituted by an I10 bus included in a normal microprocessor. Therefore common bus 2
000, the MPU 300 can send and receive various status information and address information, and send control commands. Transmission of address information will be described later, but reception of address information means that each control circuit 200,
This is effective when there is a request to know how far the RAM access has progressed by 400.

以上の構成において、データ通信制御手順に従い、送受
信データがどのように取り扱われるかについて以下に説
明する。In the above configuration, how transmitted and received data is handled according to the data communication control procedure will be described below.

装置が受信待ちの状態のとき、ＭＰＵ　３００は例えば
ＲＡＭ１５０を受信制御回路２００に割り当てる。この
割り当て制御においてＭＰＵ３００は共通パス２０００
を介してＲＡＭＩ　５０の受信開始番地と、必要ならば
受信エリアの上限を定める値を与える。受信制御回路２
００はＤＭＡ機能に相当する構成を有し、これによって
受信フレームのデータを指定された受信開始番地から１
文字づつ自動的に繰り上げて記憶させる制御が行なわれ
る。When the device is in a reception waiting state, the MPU 300 allocates, for example, the RAM 150 to the reception control circuit 200. In this allocation control, the MPU 300 uses the common path 2000.
The reception start address of the RAMI 50 and, if necessary, a value that determines the upper limit of the reception area are given through the RAMI 50. Reception control circuit 2
00 has a configuration equivalent to the DMA function, which allows the data of the received frame to be 1 from the specified reception start address.
Control is performed to automatically advance and store characters one by one.

また、指定された受信開始番地の上位ビット側のコード
はデコーダ１７１に与えられてＲＡＭｌ５０に係るゲー
ト回路１６１と１６４を付勢する信号に変換される。Ｍ
ＰＵ３．ＯＯｉｉＲＡＭｌ　５０を受信制御回路２００
に割り当てた場合はこの状態を自己の管理テーブルに格
納して使用状況の管理をする。以下、同様である。Further, the code on the upper bit side of the specified reception start address is given to the decoder 171 and converted into a signal for activating the gate circuits 161 and 164 related to the RAM 150. M
PU3. OOiiRAMl 50 receiving control circuit 200
When assigned to a server, this status is stored in its own management table and usage status is managed. The same applies hereafter.

また、割り当てられたときのＲＡＭ１５０の内容は受信
データのために空白であってもよいが、後に行なう応答
フレームの送信の便を考慮して、予め数種の応答フレー
ムデータが格納されている。応答フレームデータの典型
的なものは、ＡＣＫ　、ＮＡＫ　、ＥＯＴ等である。こ
のように固定して保持することの可能な応答フレームの
データは、ＭＰＵ３００がＲＡＭＩ　５０を受信制御回
路２００に割り当てる前に、自己に接続した状態におい
て作成される。Further, the contents of the RAM 150 when allocated may be blank due to received data, but several types of response frame data are stored in advance in consideration of the convenience of transmitting a response frame later. Typical response frame data are ACK, NAK, EOT, etc. The response frame data that can be held fixed in this manner is created in a state where the MPU 300 is connected to itself before allocating the RAMI 50 to the reception control circuit 200.

さて、受信制御回路２００がフレーム受信を完了すると
、ＭＰＵ３００に対して受信完了信号ＲｘＥＮＤを出力
する。ＭＰＵ３００はこの信号を受け取ると受信制御回
路２００によるＲＡＭｌ５０の使用を解除させ、かつＲ
ＡＭ１５０を自己のメモリとして接続する。Now, when the reception control circuit 200 completes frame reception, it outputs a reception completion signal RxEND to the MPU 300. Upon receiving this signal, the MPU 300 causes the reception control circuit 200 to release the RAM 150, and
Connect AM150 as its own memory.

また、受信制御回路２００が引き続き別フレームを受信
する可能性があるならばＲＡＭ２３０を受信制御回路２
００に接続させる制御が行なわれる。次にＭＰＵ　３０
０はＲＡＭ１５０の受信データを解析して上位概念での
応答フレームの選択を決定する。ＭＰＵ３００はこの決
定が終了するとＲＡＭＩ　５０を送信制御回路４００に
接続させる。この接続のためにＭＰＵ　３００が共通パ
ス２０００を介して送信制御回路４００に与える送信開
始番地は選択された応答フレームの格納されている先頭
番地である。同様にして送信制御回路４００もＤＭＡ機
能に相当する構成を有し、さらに応答フレームの最終番
地に相当する値がＭＰＵ３００から与えられる。デコー
ダ１９１は送信開始番地の」三位ビット側のコードをデ
コードしてＲＡＭ１５０に係るゲート回路１６３，１６
６を付勢する。ＲＡＭ１５０から読み出されるデータは
送信制御回路４００において必要なフォーマツティング
を施されて送信回線７００から送出される。In addition, if there is a possibility that the reception control circuit 200 will continue to receive another frame, the RAM 230 is stored in the reception control circuit 2.
Control is performed to connect it to 00. Next, MPU 30
0 analyzes the received data in the RAM 150 and determines the selection of a response frame in a higher level concept. After completing this determination, the MPU 300 connects the RAMI 50 to the transmission control circuit 400. The transmission start address that MPU 300 gives to transmission control circuit 400 via common path 2000 for this connection is the first address where the selected response frame is stored. Similarly, transmission control circuit 400 also has a configuration corresponding to a DMA function, and is further given a value corresponding to the final address of the response frame from MPU 300. The decoder 191 decodes the code on the 3rd bit side of the transmission start address and gate circuits 163 and 16 related to the RAM 150.
6 is energized. Data read from RAM 150 is subjected to necessary formatting in transmission control circuit 400 and sent out from transmission line 700.

また、受信制御回路２００において回線レベルのエラー
が発見される場合もあるが、ＭＰＵ　３００は信号Ｒｘ
ＥＮＤと共に共通バス２０００を介して、このエラース
テータスを読み込むことができる。従ってこの場合、Ｍ
ＰＵ３００はＲＡＭｌ５０の受信データを解析すること
なしに直ちにＲＡＭ１５０を送信制御回路４００へ接続
することが可能である。このようにして極めて高速のデ
ータ移送の効果が単なるＲＡＭの切り替えで得られるの
である。Furthermore, although a line level error may be discovered in the reception control circuit 200, the MPU 300
This error status can be read along with END via the common bus 2000. Therefore, in this case, M
The PU 300 can immediately connect the RAM 150 to the transmission control circuit 400 without analyzing the received data in the RAM 150. In this way, the effect of extremely high speed data transfer can be obtained by simply switching RAMs.

また、ＭＰＵ３００が独自の送信要求を持つ場合は、例
えばＲＡＭ２３０をＭＰＵ３００に接続してここに直接
送信データフレームを作成し、次にＲＡＭ２３０を送信
制御回路４００に接続すればよい。Further, if the MPU 300 has its own transmission request, for example, the RAM 230 may be connected to the MPU 300 to directly create a transmission data frame there, and then the RAM 230 may be connected to the transmission control circuit 400.

実質的な送信開始はＭＰＵ　３００からの送信開始信号
ＴｘＳＴＡＲＴによって与えられ、またフレームの送信
が完了すると送信完了信号ＴｘＥＮＤが送信制御回路４
００から返送される。そしてこのようなＲＡＭの接続の
変更があるたびに、ＭＰＵ３００は自己の有するＲＡＭ
使用状ｙＮｉの管理テーブルを更新してＲＡＭの切替え
と使用管理をするのである。The actual start of transmission is given by the transmission start signal TxSTART from the MPU 300, and when the transmission of the frame is completed, the transmission completion signal TxEND is given by the transmission control circuit 4.
Returned from 00. Each time there is a change in the RAM connection, the MPU 300
The usage information yNi management table is updated to manage RAM switching and usage.

効果 以上述べた如く本発明によれば、処理に応じてメモリを
切り替える構成を採用することで従来各処理に付随して
必要とされたデータ等の移送処理が省略できることにな
り、処理効率の大幅な向上が可能となった。Effects As described above, according to the present invention, by adopting a configuration in which memory is switched according to the processing, it is possible to omit the data transfer processing that was conventionally required for each processing, and the processing efficiency is greatly improved. This made it possible to make significant improvements.

更に、メモリを複式にすることで、複数の情報処理手段
の同時並行処理も可能であり、処理効率の向上は著しい
。Furthermore, by using multiple memories, simultaneous parallel processing by a plurality of information processing means is possible, and processing efficiency is significantly improved.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の概念的な一構成例を示すブロック図、 第２図は複数の記憶手段を有する場合の概念的な一構成
例を示すブロック図、 第３図は本発明に係る一実施例のデータ通信装置の構成
を示すブロック図である。 ここで、１・・・情報処理装置、２〜４・・・処理手段
、５〜７・・・信号線、８〜ｌＯ・・・信号線、１１−
１３・・・メモリパス、１４・・・メモリ共通パス、１
５・・・記憶手段、１６・・・選択手段、１７〜１９・
・・選択線、２０・・・共通バス、２１・・・選択手段
、２２・・・メモリ共通バス、２３・・・記憶手段であ
る。FIG. 1 is a block diagram showing a conceptual example of the configuration of the present invention, FIG. 2 is a block diagram showing a conceptual example of the configuration when a plurality of storage means are included, and FIG. 3 is a block diagram showing a conceptual example of the configuration of the present invention. FIG. 1 is a block diagram showing the configuration of a data communication device according to an embodiment. Here, 1... information processing device, 2-4... processing means, 5-7... signal line, 8-lO... signal line, 11-
13...Memory path, 14...Memory common path, 1
5... Storage means, 16... Selection means, 17-19.
. . . Selection line, 20 . . . Common bus, 21 . . . Selection means, 22 . . . Memory common bus, 23 . . . Storage means.

Claims (4)

【特許請求の範囲】[Claims] （１）関連を有する複数の情報処理手段と、少なくとも
１つの独立した情報記憶手段と、前記複数の情報処理手
段の有するメモリバスを前記少なくとも１つの独立した
情報記憶手段のメモリ共通パスに選択的に接続するバス
選択手段を備えることを特徴とする情報処理装置。(1) A plurality of related information processing means, at least one independent information storage means, and a memory bus of the plurality of information processing means are selectively connected to a memory common path of the at least one independent information storage means. An information processing device characterized by comprising a bus selection means for connecting to a bus. （２）関連を有する複数の情報処理手段は２以上の独立
した情報記憶手段を時分割して利用し、かつ独立した情
報記憶手段の数と同数の情報処理手段は各独立した情報
記憶手段を夫々並行して使用可能であることを特徴とす
る特許請求の範囲第１項に記載の情報処理装置。(2) A plurality of related information processing means use two or more independent information storage means in a time-sharing manner, and the same number of information processing means as the number of independent information storage means use each independent information storage means. The information processing apparatus according to claim 1, wherein each of the information processing apparatuses can be used in parallel. （３）少なくともｌの情報処理手段がマイクロプロセッ
サであるときに、該マイクロプロセッサ独自の内部メモ
リパスが独立した情報記憶手段のメモリ共通パスに接続
されることを特徴とする特許請求の範囲第１項に記載の
情報処理装置。(3) When at least one of the information processing means is a microprocessor, an internal memory path unique to the microprocessor is connected to a common memory path of the independent information storage means. The information processing device described in section. （４）マイクロプロセッサは独自の内部メモリパスで常
時使用可能な独自の内部情報記憶手段を有することを特
徴とする特許請求の範囲第３項に記載の情報処理装置。(4) The information processing device according to claim 3, wherein the microprocessor has its own internal information storage means that can be used at all times through its own internal memory path.