JP3307083B2 - Communication control device - Google Patents
Communication control deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ＯＳＩ（Open System
Interconnection） 通信モデルのように制御機能が階層
別に構成されている通信制御を支援する通信制御装置に
関し、詳しくは、通信データの送受信処理に改善を施す
ものである。The present invention relates to an OSI (Open System)
A communication control device that supports communication control in which a control function is configured for each layer, such as a communication model, specifically improves communication data transmission / reception processing.
【０００２】[0002]
【従来の技術】通信制御装置の制御機能は、例えば、図
４に示すような、７つの階層に構成されるＯＳＩ通信モ
デルを対象とするものがある。このようなＯＳＩモデル
では、通信速度を高速にしようとするとき、通信フレー
ム、トークン等を実際に送受するデータリンク層の制
御、ネットワーク層以上の層の制御を別々のプロセッサ
に割り当て、更に、共有メモリを介して各プロセッサ間
のデータを相互に授受して通信動作を実現することが多
い。2. Description of the Related Art As a control function of a communication control device, for example, there is a control function for an OSI communication model composed of seven layers as shown in FIG. In such an OSI model, when an attempt is made to increase the communication speed, control of the data link layer for actually transmitting and receiving communication frames, tokens, etc., and control of the layers above the network layer are assigned to different processors, and furthermore, shared. In many cases, a communication operation is realized by mutually exchanging data between the processors via a memory.
【０００３】図５は、このような従来の通信制御装置１
を中核とする通信装置の概念ブロック図である。この図
で、通信制御装置１は共有メモリ２を備え、通信の下位
プロトコルの制御を担当するデータリンク層専用のデー
タリンク層制御プロセッサ（下位層制御プロセッサ）３
によって直接制御され、通信フレームの送受信を実行し
ている。そして、この通信制御装置１は、データリンク
層制御プロセッサ３が上位側に判断を委ねなければなら
ないような場合についてのみ、上位プロトコルを制御す
る上位層制御プロセッサ４にシステム・バスＳＢを介し
て割り込み、判断を依頼する。このとき、必要なデータ
は共有メモリ２に格納されているので、上位層制御プロ
セッサ４は、通信制御装置１を介して共有メモリ２を読
み出し、データリンク層制御プロセッサ３とデータを共
有することができる。一方、通信バス等に直接接続する
通信メディア制御部５は、別途設置されるダイレクト・
メモリ・アクセス・コントローラＤＭＡＣによって共有
メモリ２とＤＭＡ転送を実現している。このようにし
て、通信制御装置１は共有メモリ２を備えることによ
り、データリンク層制御プロセッサ３、上位層制御プロ
セッサ４、通信メディア制御部５との間で、実質的なデ
ータ転送なしにデータの共有を図ることができる。FIG. 5 shows such a conventional communication control device 1.
It is a conceptual block diagram of the communication apparatus which makes a nucleus the core. In this figure, a communication control device 1 includes a shared memory 2 and is a data link layer control processor (lower layer control processor) 3 dedicated to a data link layer that controls a lower protocol of communication.
The communication is directly controlled by the transmission and reception of communication frames. The communication controller 1 interrupts the upper layer control processor 4 which controls the upper layer protocol via the system bus SB only when the data link layer control processor 3 has to leave the judgment to the upper side. Ask for a decision. At this time, since necessary data is stored in the shared memory 2, the upper layer control processor 4 reads out the shared memory 2 via the communication control device 1 and shares data with the data link layer control processor 3. it can. On the other hand, the communication media control unit 5 that is directly connected to a communication bus or the like is a direct
The memory access controller DMAC implements DMA transfer with the shared memory 2. As described above, the communication control device 1 includes the shared memory 2 so that the communication control device 1 can transfer data between the data link layer control processor 3, the upper layer control processor 4, and the communication media control unit 5 without substantial data transfer. Sharing can be achieved.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述の
ような共有メモリ２を備える通信制御装置１は、その共
有メモリ２に対するアクセスがデータリンク層制御プロ
セッサ３、上位層制御プロセッサ４、通信メディア制御
５の３台のマスタからアクセスされるため、次のような
問題があった。即ち、共有メモリ２を一般的なＲＡＭ
（シングル・ポート）で構成すると、３台のマスタから
のアクセスを実現するためにアービタ回路を内蔵しなけ
ればならず、そのアービタ動作で共有メモリ２へのアク
セスが遅くなる、また、マスタは３台とは限らず、３台
以上となるとアービタ回路自体も大型、複雑となる。一
方、共有メモリ２に、複数ポートを有するＲＡＭを使用
することもあるが、一般に複数ポートＲＡＭは高価であ
り、各マスタに、アクセス競合解消回路等を設けてアク
セス時における制約を付加しないと、ソフトウェア障害
等によって複数のマスタから同一アドレスに同時に書き
込みがなされて共有メモリ２内のデータが破壊されるの
で、このような場合に備えてエラー発生回路等を設けな
ければならない、というようなシステム構築にあって煩
わしい設計が必要となる。However, in the communication control device 1 having the above-mentioned shared memory 2, the access to the shared memory 2 is performed by the data link layer control processor 3, the upper layer control processor 4, and the communication media control 5. The following problems have been encountered because the three masters are accessed. That is, the shared memory 2 is replaced with a general RAM
In the case of (single port) configuration, an arbiter circuit must be built in to realize access from three masters, and the arbiter operation slows down access to the shared memory 2. The number of arbiter circuits is not limited to three, and if three or more, the arbiter circuit itself becomes large and complicated. On the other hand, a RAM having a plurality of ports may be used for the shared memory 2. However, generally, a multi-port RAM is expensive, and unless an access conflict resolution circuit or the like is provided for each master to add restrictions upon access, Since a plurality of masters write data simultaneously to the same address due to a software failure or the like and destroy the data in the shared memory 2, an error generating circuit or the like must be provided in such a case. Therefore, a troublesome design is required.
【０００５】また、トークン・パッシング方式の通信で
は、全通信の中でトークンフレームのような短いフレー
ムが占める割合が大きい。トークンフレームは、送信権
を得たステーションの自局の論理アドレスによって決定
され、論理アドレスの変更がない限り、一度決定された
トークンフレームは変わらない。図５に示す通信装置で
は、短いトークンフレームに対しても共有メモリ２を割
り当てることになり、共有メモリの使用効率が低下する
という問題点があった。[0005] In the token-passing communication, a short frame such as a token frame accounts for a large proportion of all communication. The token frame is determined by the logical address of the own station of the station that has obtained the transmission right, and the token frame once determined does not change unless the logical address is changed. The communication device shown in FIG. 5 has a problem that the shared memory 2 is allocated even to a short token frame, and the use efficiency of the shared memory is reduced.
【０００６】本発明は、上述した問題点を解決すること
を課題とし、第１に、通信制御装置にアービタ回路、ア
クセス競合解消回路等の何らかの機能を有する回路を付
加しなくてよく、簡単な構成で高速に共有メモリ・アク
セスを実現でき、かつシステムの信頼性を向上させる通
信制御装置を構成することを目的とする。第２に、トー
クン・パッシング通信方式のような短フレームの通信を
行う場合に、共有メモリの使用効率を向上させた通信制
御装置を実現することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned problems. First, it is not necessary to add a circuit having any function, such as an arbiter circuit and an access contention canceling circuit, to a communication control device. It is an object of the present invention to configure a communication control device capable of realizing high-speed shared memory access with a configuration and improving system reliability. Secondly, it is an object of the present invention to realize a communication control device in which the use efficiency of the shared memory is improved when performing short frame communication such as the token passing communication method.
【０００７】[0007]
【課題を解決するための手段】このような目的を達成す
る本発明は、次のとおりの構成になった通信制御装置で
ある。 （１）階層別に構成される通信モデルにあって上位側の
層を制御する少なくとも１台以上の上位層制御プロセッ
サと、前記通信モデルの下位側の層を制御する下位層制
御プロセッサと、通信メディアに接続する通信メディア
制御部との間で通信データの授受を制御する通信制御装
置において、各々に固有のページ番号が設定された複数
個のＲＡＭと、前記下位層制御プロセッサの指示により
前記下位層制御プロセッサ，前記上位層制御プロセッ
サ，前記通信メディア制御部の各々のＲＡＭマスタがア
クセスすべき前記ＲＡＭのページ番号を指定するページ
管理部と、前記ＲＡＭの各々に対応して設けられ前記ペ
ージ管理部の指定により前記ＲＡＭマスタの各々とこれ
らの前記ＲＡＭマスタがアクセスすべきページ番号を有
する前記ＲＡＭとを結合するマルチプレクサ群と、前記
ＲＡＭマスタの各々に対応して設けられ前記ＲＡＭから
読み出されたデータを対応する前記ＲＡＭマスタに送出
するセレクタ群とを備えたことを特徴とする通信制御装
置。 （２）前記マルチプレクサ群は、前記ページ管理部を介
してアクセス権のない前記ＲＡＭマスタによるページ指
定があったときにエラー信号を発生するようにしたこと
を特徴とする（１）記載の通信制御装置。 （３）階層別に構成される通信モデルにあって上位側の
層を制御する少なくとも１台以上の上位層制御プロセッ
サと、前記通信モデルの下位側の層を制御する下位層制
御プロセッサと、通信メディアに接続する通信メディア
制御部との間で通信データの授受を制御する通信制御装
置において、各々に固有のページ番号が設定された複数
個のＲＡＭと、このＲＡＭとは別に各々に固有のページ
番号が設定され前記ＲＡＭよりも容量が小さい小容量Ｒ
ＡＭと、前記下位層制御プロセッサの指示により前記下
位層制御プロセッサ，前記上位層制御プロセッサ，前記
通信メディア制御部の各々のＲＡＭマスタがアクセスす
べき前記ＲＡＭのページ番号を指定するとともに、下位
層制御プロセッサの指示により前記下位層制御プロセッ
サ，前記通信メディア制御部の各々の小容量ＲＡＭマス
タがアクセスすべき前記小容量ＲＡＭのページ番号を指
定するページ管理部と、前記ＲＡＭの各々に対応して設
けられ前記ページ管理部の指定により前記ＲＡＭマスタ
の各々とこれらの前記ＲＡＭマスタがアクセスすべきペ
ージ番号を有する前記ＲＡＭとを結合するとともに、前
記小容量ＲＡＭの各々に対応して設けられ前記ページ管
理部の指定により前記小容量ＲＡＭマスタの各々とこれ
らの前記小容量ＲＡＭマスタがアクセスすべきページ番
号を有する前記小容量ＲＡＭとを結合するマルチプレク
サ群と、前記ＲＡＭマスタの各々に対応して設けられ前
記ＲＡＭから読み出されたデータを対応する前記ＲＡＭ
マスタに送出するとともに、前記小容量ＲＡＭマスタの
各々に対応して設けられ前記小容量ＲＡＭから読み出さ
れたデータを対応する前記小容量ＲＡＭマスタに送出す
るセレクタ群とを備えたことを特徴とする通信制御装
置。 （４）前記マルチプレクサ群は、前記ページ管理部を介
してアクセス権のない前記小容量ＲＡＭマスタによるペ
ージ指定があったときにエラー信号を発生するようにし
たことを特徴とする（３）記載の通信制御装置。 （５）前記下位層制御プロセッサは、トークンパッシン
グ方式の通信を行うときは、トークンフレームを生成
し、このトークンフレームを前記小容量ＲＡＭに格納す
ることを特徴とする（３）記載の通信制御装置。The present invention that achieves the above object is a communication control device having the following configuration. (1) At least one or more upper layer control processors for controlling an upper layer in a communication model configured for each layer, a lower layer control processor for controlling a lower layer of the communication model, and a communication medium A communication control device for controlling transmission and reception of communication data to and from a communication medium control unit connected to a communication medium control unit, comprising: a plurality of RAMs each having a unique page number set therein; A page management unit that specifies a page number of the RAM to be accessed by each RAM master of the control processor, the upper layer control processor, and the communication media control unit; and the page management unit provided corresponding to each of the RAMs. Specifies each of the RAM masters and the RAM having a page number to be accessed by these RAM masters. A multiplexer group that case, the communication control device being characterized in that a selector group for transmitting the data read from the RAM provided in correspondence with each of said RAM master said corresponding RAM master. (2) The communication control according to (1), wherein the multiplexer group generates an error signal when a page is designated by the RAM master having no access right via the page management unit. apparatus. (3) At least one or more upper layer control processors for controlling an upper layer in a communication model configured for each layer, a lower layer control processor for controlling a lower layer of the communication model, and a communication medium A communication control device for controlling transmission and reception of communication data with a communication media control unit connected to a plurality of RAMs, each of which has a unique page number, and a unique page number separately from the RAM Is set and the small capacity R is smaller than the RAM.
AM and a page number of the RAM to be accessed by each RAM master of the lower-layer control processor, the upper-layer control processor, and the communication media control unit in accordance with an instruction from the lower-layer control processor, A page management unit that specifies a page number of the small-capacity RAM to be accessed by each of the small-capacity RAM masters of the lower-layer control processor and the communication media control unit according to instructions of a processor; And combining the RAM masters with the RAMs having page numbers to be accessed by the RAM masters by designating the page management unit, and providing the page management provided for each of the small-capacity RAMs. Part of each of the small capacity RAM masters and their small capacity R M in the RAM of the master and the multiplexer group to couple the small-capacity RAM having a page number to be accessed, the corresponding data read from the RAM provided in correspondence with each of said RAM master
And a selector group provided for each of the small-capacity RAM masters and for transmitting data read from the small-capacity RAM to the corresponding small-capacity RAM master. Communication control device. (4) The multiplexer group is configured to generate an error signal when a page is designated by the small-capacity RAM master having no access right via the page management unit. Communication control device. (5) The communication control device according to (3), wherein the lower layer control processor generates a token frame and stores the token frame in the small-capacity RAM when performing communication of the token passing method. .
【０００８】[0008]
【作用】本発明の通信制御装置は、第１に、下位層制御
プロセッサにより制御され、この下位層制御プロセッサ
から指定されたページ番号によって、ページ管理部は、
下位層制御プロセッサ，上位層制御プロセッサ，通信メ
ディア・インターフェイスの各々のＲＡＭマスタがアク
セスするＲＡＭのページ番号を指定し、各々のＲＡＭマ
スタは、指定されたページ番号に対応するＲＡＭにアク
セスを行う。第２に、下位層制御プロセッサにより制御
され、この下位層制御プロセッサから指定されたページ
番号によって、ページ管理部は、下位層制御プロセッ
サ，通信メディア・インターフェイスの各々の小容量Ｒ
ＡＭマスタがアクセスする小容量ＲＡＭのページ番号を
指定し、各々の小容量ＲＡＭマスタは、指定されたペー
ジ番号に対応する小容量ＲＡＭにアクセスを行う。The communication control device according to the present invention is first controlled by a lower-layer control processor, and the page management unit uses the page number specified by the lower-layer control processor to
Each of the lower-layer control processor, the upper-layer control processor, and the communication media interface specifies the page number of the RAM to be accessed by the RAM master, and each RAM master accesses the RAM corresponding to the specified page number. Secondly, the page management unit is controlled by the lower layer control processor, and the page management unit uses the page number designated by the lower layer control processor to control the small capacity R of each of the lower layer control processor and the communication media interface.
The page number of the small-capacity RAM to be accessed by the AM master is designated, and each small-capacity RAM master accesses the small-capacity RAM corresponding to the designated page number.
【０００９】[0009]
【実施例】以下、図面を用いて本発明の通信制御装置を
詳細に説明する。図１は本発明を実施した通信制御装置
の１例を表す構成ブロック図である。この図にあって、
下位層制御プロセッサであるデータリンク層制御プロセ
ッサ３、上位層制御プロセッサ４、通信メディア制御部
５は、図５に示した従来のブロックと同等のものであ
り、上位層制御プロセッサ４は、複数装着されていても
よい。各々のデータリンク層制御プロセッサ３、上位層
制御プロセッサ４、通信メディア制御部５は、それぞ
れ、通信制御装置10内の第１プロセッサ・インターフェ
イス11、第２プロセッサ・インターフェイス12、メディ
ア・インターフェイス13によって接続する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A communication control device according to the present invention will be described below in detail with reference to the drawings. FIG. 1 is a configuration block diagram illustrating an example of a communication control device embodying the present invention. In this figure,
A data link layer control processor 3, an upper layer control processor 4, and a communication media control unit 5, which are lower layer control processors, are equivalent to the conventional blocks shown in FIG. 5, and a plurality of upper layer control processors 4 are mounted. It may be. Each data link layer control processor 3, upper layer control processor 4, and communication media control unit 5 are connected by a first processor interface 11, a second processor interface 12, and a media interface 13 in the communication control device 10, respectively. I do.
【００１０】更に、本発明の通信制御装置10は、共有メ
モリとして、それぞれ独立したシングル・ポートＲＡＭ
を複数個、即ち、ＲＡＭ１，ＲＡＭ２，…，ＲＡＭｎを
備えており、これらの共有メモリＲＡＭ１，ＲＡＭ２，
…，ＲＡＭｎはＲＡＭマスタとしてのデータリンク層制
御プロセッサ３、上位層制御プロセッサ４、通信メディ
ア制御部５からアクセスされるが、各々の共有メモリＲ
ＡＭ１，ＲＡＭ２，…，ＲＡＭｎに対して、それぞれ固
有のページ番号０，１，…，ｎ−１を割り当てる。即
ち、ＲＡＭ１はページｐ０、ＲＡＭ２はページｐ１、以
下同様にして、ＲＡＭｎにはページｐｎを割り当てる。
そして、第１プロセッサ・インターフェイス11、第２プ
ロセッサ・インターフェイス12、メディア・インターフ
ェイス13のそれぞれがｎ個のＲＡＭ１，ＲＡＭ２，…，
ＲＡＭｎにアクセスできるように、それぞれのＲＡＭ
１，ＲＡＭ２，…，ＲＡＭｎの入力側に、第１マルチプ
レクサｍ１，第２マルチプレクサｍ２，…，第ｎマルチ
プレクサｍｎ（マルチプレクサ群）を設置するととも
に、出力側に、第１セレクタｓ１，第２セレクタｓ２，
第３セレクタｓ３（セレクタ群）を設けてＲＡＭ１，Ｒ
ＡＭ２，…，ＲＡＭｎのいずれかの出力をそれぞれ第１
プロセッサ・インターフェイス11、第２プロセッサ・イ
ンターフェイス12、メディア・インターフェイス13に与
えるように構成する。Further, the communication control device 10 of the present invention may be configured such that independent single-port RAMs are used as shared memories.
, RAMn, RAMn, RAM2,..., RAMn.
.., RAMn are accessed by the data link layer control processor 3, upper layer control processor 4, and communication media control unit 5 as RAM masters.
, RAMn are assigned unique page numbers 0, 1,..., N−1, respectively. That is, the page p0 is assigned to the RAM1, the page p1 is assigned to the RAM2, and so on.
Each of the first processor interface 11, the second processor interface 12, and the media interface 13 has n RAM1, RAM2,.
Each RAM so that RAMn can be accessed
, RAMn, the first multiplexer m1, the second multiplexer m2,..., The nth multiplexer mn (multiplexer group) are provided on the input side, and the first selector s1, the second selector s2 are provided on the output side. ,
A third selector s3 (selector group) is provided to
AM2,..., RAMn
The processor interface 11, the second processor interface 12, and the media interface 13 are provided.
【００１１】尚、この通信制御装置10は、データリンク
層制御プロセッサ３によって制御されているが、データ
リンク層制御プロセッサ３から出力されたページ番号が
第１プロセッサ・インターフェイス11を介してページ管
理部ＰＣに与えられる。ページ管理部ＰＣはこのページ
番号に従って、データリンク層制御プロセッサ３及び第
１プロセッサ・インターフェイス11、上位層制御プロセ
ッサ４及び第２プロセッサ・インターフェイス12、通信
メディア制御部５及びメディア・インターフェイス13が
共有メモリＲＡＭ１，ＲＡＭ２，…，ＲＡＭｎのいずれ
のページを使用するかを指定する。ここで、各々のＲＡ
Ｍ１個につき、１ページを割り当てておく。具体的に
は、ページ管理部ＰＣには第１プロセッサ・インターフ
ェイス11から図２に示すようなアドレス［ｐＡ，ＡＡ］
が与えられる。このアドレス［ｐＡ，ＡＡ］において、
アドレスｐＡはページ・アドレスでページｐ０，ｐ１，
…，ｐｎ−１（ＲＡＭ１，ＲＡＭ２，…，ＲＡＭｎ）の
いずれかを指定するアドレスであり、アドレスＡＡはペ
ージ内のアドレス（ページ・アドレスｐＡがページｐ０
を指定する場合は、ＲＡＭ１内のデータ位置を指定する
アドレス）である。The communication control device 10 is controlled by the data link layer control processor 3. The page number output from the data link layer control processor 3 is transmitted to the page management unit via the first processor interface 11. Given to PC. In accordance with the page number, the page management unit PC stores the data link layer control processor 3 and the first processor interface 11, the upper layer control processor 4 and the second processor interface 12, the communication media control unit 5 and the media interface 13 in the shared memory. Specify which page of RAM1, RAM2,..., RAMn is used. Where each RA
One page is allocated for each M. Specifically, the page management unit PC receives an address [pA, AA] from the first processor interface 11 as shown in FIG.
Is given. At this address [pA, AA],
Address pA is a page address and pages p0, p1,
, Pn-1 (RAM1, RAM2,..., RAMn), and the address AA is an address in the page (the page address pA is the page p0).
Is an address for specifying a data position in the RAM 1).
【００１２】また、第１マルチプレクサｍ１，第２マル
チプレクサｍ２，…，第ｎマルチプレクサｍｎは、ペー
ジ管理部ＰＣの指示を受けるが、ページ管理部ＰＣで指
定されていないアクセス権のないマスタからアクセスが
あった場合には、エラー信号Ｅｒｒｏｒを出力する。The first multiplexer m1, the second multiplexer m2,..., And the n-th multiplexer mn receive instructions from the page management unit PC, but access from a master without access right not designated by the page management unit PC. If there is, an error signal Error is output.
【００１３】尚、本発明の通信制御装置10はデータリン
ク層制御プロセッサ３によって制御されているが、デー
タリンク層制御プロセッサ３は、上位層制御プロセッサ
４と、通信メディア制御部５の双方との間で割り込み通
知を授受する。Although the communication control device 10 of the present invention is controlled by the data link layer control processor 3, the data link layer control processor 3 controls both the upper layer control processor 4 and the communication media control unit 5. To send and receive interrupt notifications.
【００１４】次に、このように構成された本発明の通信
制御装置の動作を詳しく説明する。通信メディア（図示
せず）から受信フレームを受ける場合を想定する。デー
タリンク層制御プロセッサ３は、通信メディア制御部５
からフレーム受信の通知を受け、第１プロセッサ・イン
ターフェイス11を介してページ管理部ＰＣに、この時点
での空きページｐ０（ＲＡＭ１）のアクセス権を通信メ
ディア制御部５に設定するように要求する。これによ
り、ページ管理部ＰＣの指示により、メディア・インタ
ーフェイス13は第１マルチプレクサｍ１を介してページ
ｐ０であるＲＡＭ１に接続する。そして、通信メディア
制御部５はフレームを受信すると、メディア・インター
フェイス13はこの受信フレームをＲＡＭ１に書き込む。
書き込みを終了すると、通信メディア制御部５は、デー
タリンク層制御プロセッサ３に受信フレーム処理の終了
を通知する。Next, the operation of the thus configured communication control device of the present invention will be described in detail. It is assumed that a received frame is received from a communication medium (not shown). The data link layer control processor 3 includes a communication media control unit 5
And requests the page management unit PC via the first processor interface 11 to set the access right of the empty page p0 (RAM1) at this time to the communication media control unit 5. Accordingly, the media interface 13 is connected to the page p0, that is, the RAM 1 via the first multiplexer m1 according to an instruction from the page management unit PC. When the communication media control unit 5 receives the frame, the media interface 13 writes the received frame into the RAM 1.
When the writing is completed, the communication medium control unit 5 notifies the data link layer control processor 3 of the end of the reception frame processing.
【００１５】通信メディア制御部５の処理終了を受け
て、データリンク層制御プロセッサはページｐ０（ＲＡ
Ｍ１）のアクセス権を自分自身に設定する。これによ
り、第１プロセッサ・インターフェイス11はページ管理
部ＰＣにより第１マルチプレクサｍ１を介してページｐ
０（ＲＡＭ１）にアクセスする。また、ページｐ０（Ｒ
ＡＭ１）の出力側に設置されている第１セレクタｓ１に
は第１マルチプレクサｍ１側と同様のページ・アドレス
ｐＡが与えられているため、先ほど受信した受信フレー
ムは第１セレクタｓ１より第１プロセッサ・インターフ
ェイス11を介してデータリンク層制御プロセッサ３に送
出される。In response to the end of the processing by the communication media control unit 5, the data link layer control processor sets the page p0 (RA
The access right of M1) is set to itself. As a result, the first processor interface 11 causes the page manager PC to transmit the page p via the first multiplexer m1.
0 (RAM1) is accessed. In addition, page p0 (R
Since the first selector s1 provided on the output side of AM1) is given the same page address pA as that of the first multiplexer m1, the received frame received earlier is sent to the first processor s1 by the first selector s1. The data is sent to the data link layer control processor 3 via the interface 11.
【００１６】データリンク層制御プロセッサ３はこの受
信フレームを解釈し、この受信フレームが上位層制御プ
ロセッサ４の判断が必要なものである場合、第１プロセ
ッサ・インターフェイス11及びページ管理部ＰＣを介し
てページｐ０（ＲＡＭ１）のアクセス権を上位層制御プ
ロセッサ４に設定する。続いて、上位層制御プロセッサ
４に割り込みをかけ、当該受信フレームが上位層制御プ
ロセッサ４側で判断されるべきフレームであることを通
知する。The data link layer control processor 3 interprets the received frame, and if the received frame needs to be judged by the upper layer control processor 4, it passes through the first processor interface 11 and the page management unit PC. The access right of the page p0 (RAM1) is set to the upper layer control processor 4. Subsequently, the upper layer control processor 4 is interrupted to notify that the received frame is a frame to be determined on the upper layer control processor 4 side.
【００１７】次に、上位層制御プロセッサ４は、第２プ
ロセッサ・インターフェイス12を介し、第１マルチプレ
クサｍ１によってページｐ０（ＲＡＭ１）をアクセス
し、その受信フレームにかかるデータを第２セレクタｓ
２より受け取る。その後、上位層制御プロセッサ４はこ
の受信フレームを解釈する。上位層制御プロセッサ４
は、受信フレームを解釈し、必要な処理を終了すると、
データリンク層制御プロセッサ３に割り込みをかけ、ペ
ージｐ０（ＲＡＭ１）のアクセス権を放棄することを連
絡する。これにより、受信したフレームの処理が終了
し、データリンク層制御プロセッサ３はページｐ０（Ｒ
ＡＭ１）を新たな目的の処理に用いることができる。Next, the upper layer control processor 4 accesses the page p0 (RAM1) by the first multiplexer m1 via the second processor interface 12, and converts the data relating to the received frame into the second selector s.
Receive from 2 After that, the upper layer control processor 4 interprets the received frame. Upper layer control processor 4
Interprets the received frame and completes the necessary processing,
An interrupt is issued to the data link layer control processor 3 to inform that the access right of the page p0 (RAM1) is to be relinquished. Thus, the processing of the received frame is completed, and the data link layer control processor 3 sets the page p0 (R
AM1) can be used for a new purpose processing.
【００１８】一方、ページｐ０（ＲＡＭ１）に格納した
フレームがデータリンク層制御プロセッサ３内部で処理
できるものである場合は、データリンク層制御プロセッ
サ３がその処理をし、必要な処理を完了した後、ページ
ｐ０（ＲＡＭ１）のアクセス権を放棄する。On the other hand, if the frame stored in the page p0 (RAM1) can be processed in the data link layer control processor 3, the data link layer control processor 3 performs the processing and completes the necessary processing. , Abandon the access right to page p0 (RAM1).
【００１９】このように、あるページに格納したデータ
について、複数のＲＡＭマスタ（データリンク層制御プ
ロセッサ３、上位層制御プロセッサ４、通信メディア制
御部５）が交互にこのデータにアクセスすることがで
き、効率の良い処理を実現することができる。また、複
数のＲＡＭマスタの間に、図に示すような割り込み線を
設定しているので、ＲＡＭ１，ＲＡＭ２，…，ＲＡＭｎ
−１を従来のような共有メモリとして通信データの処理
以外の目的にも使用することができる。As described above, a plurality of RAM masters (the data link layer control processor 3, the upper layer control processor 4, and the communication media control unit 5) can alternately access the data stored in a certain page. Thus, efficient processing can be realized. Since an interrupt line as shown in the figure is set between a plurality of RAM masters, RAM1, RAM2,.
-1 can be used as a conventional shared memory for purposes other than processing of communication data.
【００２０】更に、上述した動作にあって、例えば、上
位層制御プロセッサ４がページｐ０にアクセスしている
最中に、通信メディア制御部５からデータリンク層制御
プロセッサ３にフレーム受信の連絡が割り込まれたよう
な場合、データリンク層制御プロセッサ３はページ管理
部ＰＣに、ページｐ０（ＲＡＭ１）以外に空いているペ
ージを指定し、そのページにフレームを受信するように
して同様の処理を行えるので、通信の渋滞を解消でき
る。付け加えて、それぞれのＲＡＭマスタは、自分がア
クセスする先のページを必ずページ管理部ＰＣによって
指定されるので、複数のＲＡＭマスタが同一のページに
アクセスするような事態は発生せず、ＲＡＭマスタ間で
のアクセスが競合することはない。Further, in the above-described operation, for example, while the upper layer control processor 4 is accessing the page p0, the communication of the frame reception is interrupted from the communication medium control unit 5 to the data link layer control processor 3. In such a case, the data link layer control processor 3 can specify a vacant page other than the page p0 (RAM1) to the page management unit PC and perform the same processing by receiving a frame on that page. , Communication traffic can be eliminated. In addition, since each RAM master always specifies the page to be accessed by the page management unit PC, a situation where a plurality of RAM masters access the same page does not occur. There is no contention for access.
【００２１】本発明にあっては、上述の図１の実施例に
おいて、第１マルチプレクサｍ１，第２マルチプレクサ
ｍ２，…，第ｎマルチプレクサｍｎは、ページ管理部か
らの指示以外のＲＡＭマスタからアクセスが発生する
と、これをエラーとし、エラー信号Ｅｒｒｏｒを第１プ
ロセッサ・インターフェイス11を介してデータリンク層
制御プロセッサ３に送出する。データリンク層制御プロ
セッサ３は、最適なＲＡＭマスタを決定し、ページ管理
部ＰＣを介して各マルチプレクサのアクセス権を決定す
る。従って、各ＲＡＭマスタの不正なアクセスを検出で
き、データの破壊を防止することができる。According to the present invention, in the embodiment of FIG. 1 described above, the first multiplexer m1, the second multiplexer m2,..., The n-th multiplexer mn are accessed by the RAM master except for instructions from the page management unit. When this occurs, this is regarded as an error, and an error signal Error is sent to the data link layer control processor 3 via the first processor interface 11. The data link layer control processor 3 determines an optimal RAM master, and determines an access right of each multiplexer via the page management unit PC. Therefore, unauthorized access of each RAM master can be detected, and data destruction can be prevented.
【００２２】本発明の通信制御装置を実施するにあた
り、各々のＲＡＭのメモリ容量は通信フレームのデータ
長によって決定されるが、全てのＲＡＭが同一容量であ
る必要はなく、短い送信フレーム専用に小さい容量のＲ
ＡＭがあってもよく、例えば、１ページ２５６バイトを
１２ページ、かつ４バイトを２ページ、全体で１４ペー
ジ、というように設定することができる。図３は、短い
送信フレーム専用の小容量ＲＡＭを設けた本発明実施例
の構成ブロック図である。以下、図３を用いて構成を説
明する。In implementing the communication control device of the present invention, the memory capacity of each RAM is determined by the data length of the communication frame. However, it is not necessary that all RAMs have the same capacity, and the RAMs are small only for short transmission frames. R of capacity
There may be AM, for example, 256 bytes per page can be set to 12 pages, and 4 bytes to 2 pages, and 14 pages in total. FIG. 3 is a configuration block diagram of an embodiment of the present invention in which a small-capacity RAM dedicated to a short transmission frame is provided. Hereinafter, the configuration will be described with reference to FIG.
【００２３】図３の通信制御装置は、共有メモリとし
て、前述したＲＡＭ１〜ＲＡＭｎの他に、シングルポー
トの小容量ＲＡＭ１〜小容量ＲＡＭｍを備えている。小
容量ＲＡＭ１〜小容量ＲＡＭｍは、ＲＡＭ１〜ＲＡＭｎ
よりも容量が小さく、送信フレームの格納にのみ使用さ
れる。これらの小容量ＲＡＭ１〜小容量ＲＡＭｍに対し
て、それぞれ固有のページ番号ｎ〜ｎ＋ｍ−１が割り当
てられている。ページ管理部ＰＣは、ＲＡＭ１〜ＲＡＭ
ｎに対してはデータリンク層制御プロセッサ３、上位層
制御プロセッサ４、通信メディア制御部５の３つをＲＡ
Ｍマスタとして許すが、小容量ＲＡＭ１〜小容量ＲＡＭ
ｍに対してはデータリンク層制御プロセッサ３、通信メ
ディア制御部５（送信部のみ）の２つしか小容量ＲＡＭ
マスタとして許さない。上位層制御プロセッサ４が小容
量ＲＡＭマスタとなり得ない理由は次のとおりである。 小容量ＲＡＭ１〜小容量ＲＡＭｍは、トークンフレー
ムのような短い送信フレームを専用に格納するために設
けられたＲＡＭで、このような短い送信フレームは通信
の初期化時に一度決定されると変更されるものではな
い。従って、上位層制御プロセッサ４までもが小容量Ｒ
ＡＭ１〜小容量ＲＡＭｍにアクセスする必要はない。 トークンフレームのような全通信の中で送信頻度の高
いフレームの制御を、割り込み処理を必要とする上位層
制御プロセッサ４に委ねていては、通信全体のスループ
ットが上がらない。従って、トークンフレームの制御は
上位層制御プロセッサ４に行わせずにデータリンク層制
御プロセッサ３に行わせる。The communication control device of FIG. 3 includes a single-port small-capacity RAM1 to a small-capacity RAMm as a shared memory in addition to the above-described RAM1 to RAMn. The small-capacity RAM1 to the small-capacity RAMm are RAM1 to RAMn
It is smaller in capacity and is used only for storing transmission frames. Unique page numbers n to n + m-1 are assigned to these small capacity RAM1 to small capacity RAMm, respectively. The page management unit PC includes RAM1 to RAM
n, the data link layer control processor 3, the upper layer control processor 4, and the communication media control unit 5
Allow as M master, but small capacity RAM1 to small capacity RAM
For m, only two small-capacity RAMs of the data link layer control processor 3 and the communication medium control unit 5 (only the transmission unit)
Not allowed as master. The reason that the upper layer control processor 4 cannot be a small capacity RAM master is as follows. The small-capacity RAM1 to the small-capacity RAMm are RAMs provided exclusively for storing short transmission frames such as token frames. Such short transmission frames are changed once determined at the time of communication initialization. Not something. Therefore, even the upper layer control processor 4 has a small capacity R.
It is not necessary to access AM1 to small capacity RAMm. If the control of a frame that is frequently transmitted in all communication such as a token frame is entrusted to the upper-layer control processor 4 that requires interrupt processing, the overall communication throughput will not increase. Therefore, the control of the token frame is not performed by the upper layer control processor 4 but by the data link layer control processor 3.
【００２４】第１プロセッサ・インターフェイス11、メ
ディア・インターフェイス13のそれぞれが小容量ＲＡＭ
１〜小容量ＲＡＭｍにアクセスできるように、それぞれ
の小容量ＲＡＭ１〜小容量ＲＡＭｍの入力側に、第１マ
ルチプレクサｈ１〜第ｍマルチプレクサｈｍ（マルチプ
レクサ群）を設置するとともに、出力側に、第１セレク
タｓ１，第２セレクタｓ２，第３セレクタｓ３（セレク
タ群）を設けて小容量ＲＡＭ１〜小容量ＲＡＭｍのいず
れかの出力をそれぞれ第１プロセッサ・インターフェイ
ス11、メディア・インターフェイス13に与えるように構
成する。尚、この通信制御装置10は、データリンク層制
御プロセッサ３によって制御されているが、データリン
ク層制御プロセッサ３から出力されたページ番号が第１
プロセッサ・インターフェイス11を介してページ管理部
ＰＣに与えられる。ページ管理部ＰＣはこのページ番号
に従って、データリンク層制御プロセッサ３及び第１プ
ロセッサ・インターフェイス11、通信メディア制御部５
及びメディア・インターフェイス13が小容量ＲＡＭ１〜
小容量ＲＡＭｍのいずれのページを使用するかを指定す
る。ここで、各々の小容量ＲＡＭ１個につき、１ページ
を割り当てておく。Each of the first processor interface 11 and the media interface 13 is a small-capacity RAM
The first multiplexer h1 to the m-th multiplexer hm (multiplexer group) are provided on the input side of each of the small capacity RAM1 to the small capacity RAMm so that the first to small capacity RAMm can be accessed. s1, a second selector s2, and a third selector s3 (selector group) are provided so that outputs of any of the small-capacity RAM1 to the small-capacity RAMm are supplied to the first processor interface 11 and the media interface 13, respectively. Although the communication control device 10 is controlled by the data link layer control processor 3, the page number output from the data link layer control processor 3 is the first page number.
It is provided to the page management unit PC via the processor interface 11. In accordance with the page number, the page management unit PC executes the data link layer control processor 3, the first processor interface 11, the communication medium control unit 5, and the like.
And the media interface 13 is a small-capacity RAM 1
Which page of the small capacity RAMm is used is specified. Here, one page is allocated to each small-capacity RAM.
【００２５】また、第１マルチプレクサｈ１〜第ｍマル
チプレクサｈｍは、ページ管理部ＰＣの指示を受ける
が、ページ管理部ＰＣで指定されていないアクセス権の
ないマスタからアクセスがあった場合には、エラー信号
Ｅｒｒｏｒを出力する。The first multiplexer h1 to the m-th multiplexer hm receive an instruction from the page management unit PC. However, if there is access from a master without access right not specified by the page management unit PC, an error occurs. It outputs a signal Error.
【００２６】次に、このように構成された本発明の通信
制御装置の動作を詳しく説明する。共有メモリとしてＲ
ＡＭ１〜ＲＡＭｎを使って通信を行う動作は図１の実施
例と同様である。ここでは、トークンパッシング方式の
通信を行う動作について説明する。データリンク層制御
プロセッサ３は、自局の論理アドレスに応じて自局アド
レスと相手局アドレスとを決定した後、トークンフレー
ムを生成する。データリンク層制御プロセッサ３は、生
成したトークンフレームを、小容量ＲＡＭ１に格納す
る。通常の送受信データの格納にはＲＡＭ１〜ＲＡＭｎ
を使い、小容量ＲＡＭ１〜小容量ＲＡＭｍは使わない。
トークンフレームを送信する場合、データリンク層制御
プロセッサ３は、通信メディア制御部５に対し、小容量
ＲＡＭ１のページ番号と送信開始の旨を通知するだけで
よい。Next, the operation of the communication control apparatus of the present invention thus configured will be described in detail. R as shared memory
The operation of performing communication using AM1 to RAMn is the same as in the embodiment of FIG. Here, an operation of performing communication of the token passing method will be described. The data link layer control processor 3 generates a token frame after determining its own address and the address of the other station according to its own logical address. The data link layer control processor 3 stores the generated token frame in the small-capacity RAM 1. RAM1 to RAMn are used to store normal transmission / reception data.
And small capacity RAM1 to small capacity RAMm are not used.
When transmitting a token frame, the data link layer control processor 3 only needs to notify the communication media control unit 5 of the page number of the small capacity RAM 1 and the start of transmission.
【００２７】[0027]
【発明の効果】以上説明したように本発明の通信制御装
置によれば、次の効果が得られる。第１に、ＲＡＭマス
タのアクセス時にはアクセスすべきページを指定するだ
けでよいので、アービタ回路を設定したときのような動
作の遅延、回路の複雑さを避けることができるととも
に、共有メモリに対するアクセスの競合を解消すること
ができる。即ち、あるページに存在するデータを複数の
ＲＡＭマスタで共有する方式となるので、高速なアクセ
スを実現できる。また、ソフトウェア等の障害によりア
クセス権のないＲＡＭマスタからアクセスがあると、ア
クセス・エラーを検出することができ、システムの信頼
性を向上することができる。第２に、通常使用するＲＡ
Ｍとは別に、短い送信フレーム専用の小容量ＲＡＭを複
数設けているため、短フレームの格納にはＲＡＭを使用
せずに小容量ＲＡＭを使用することにより、共有メモリ
の使用効率を向上させることができる。これによって、
トークン・パッシング方式の通信を行う場合に共有メモ
リの使用効率を向上させることができる。また、短フレ
ームを小容量ＲＡＭに一度格納すると、その後小容量Ｒ
ＡＭの中のデータを書き替える必要がないため、フレー
ムを高速に制御できる。As described above, according to the communication control device of the present invention, the following effects can be obtained. First, when accessing the RAM master, it is only necessary to specify the page to be accessed, so that it is possible to avoid the operation delay and circuit complexity when setting an arbiter circuit, and to access the shared memory. Conflicts can be resolved. That is, since the data existing in a certain page is shared by a plurality of RAM masters, high-speed access can be realized. Further, if an access is made from a RAM master having no access right due to a failure of software or the like, an access error can be detected and the reliability of the system can be improved. Second, the commonly used RA
Since a plurality of small-capacity RAMs dedicated to short transmission frames are provided separately from the M, the use efficiency of the shared memory can be improved by using the small-capacity RAMs for storing short frames without using the RAMs. Can be. by this,
The use efficiency of the shared memory can be improved when performing communication of the token passing method. Also, once a short frame is stored in the small capacity RAM, then the small capacity R
Since there is no need to rewrite the data in the AM, the frame can be controlled at high speed.
【図１】本発明を実施した通信制御装置の一例を表す構
成ブロック図である。FIG. 1 is a configuration block diagram illustrating an example of a communication control device embodying the present invention.
【図２】本発明を実施した通信制御装置の他の例を表す
構成ブロック図である。FIG. 2 is a configuration block diagram illustrating another example of a communication control device embodying the present invention.
【図３】本発明装置における共有メモリに対するアドレ
ス構成図である。FIG. 3 is an address configuration diagram for a shared memory in the device of the present invention.
【図４】ＯＳＩ通信モデルを表す図である。FIG. 4 is a diagram illustrating an OSI communication model.
【図５】一般的な従来の通信制御装置を中核とする通信
装置の概念ブロック図である。FIG. 5 is a conceptual block diagram of a communication device having a general conventional communication control device as a core.
３ データリンク層制御プロセッサ ４ 上位層制御プロセッサ ５ 通信メディア制御部 10 通信制御装置 11 第１プロセッサ・インターフェイス 12 第２プロセッサ・インターフェイス 13 メディア・インターフェイス ＰＣ ページ管理部 ｍ１ 第１マルチプレクサ ｍ２ 第２マルチプレクサ ｍｎ 第ｎマルチプレクサ ｈ１ 第１マルチプレクサ ｈｍ 第ｍマルチプレクサ ｓ１ 第１セレクタ ｓ２ 第２セレクタ ｓ３ 第３セレクタ ＲＡＭ１〜ＲＡＭｎ，小容量ＲＡＭ１〜小容量ＲＡＭｍ
共有メモリReference Signs List 3 data link layer control processor 4 upper layer control processor 5 communication media control unit 10 communication control unit 11 first processor interface 12 second processor interface 13 media interface PC page management unit m1 first multiplexer m2 second multiplexer mn n multiplexer h1 first multiplexer hm m-th multiplexer s1 first selector s2 second selector s3 third selector RAM1 to RAMn, small capacity RAM1 to small capacity RAMm
shared memory
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−219043（ＪＰ，Ａ) 特開 昭63−129443（ＪＰ，Ａ) 特開 平６−324994（ＪＰ，Ａ) 特開 昭61−63139（ＪＰ，Ａ) 特開 昭60−55752（ＪＰ，Ａ) 特開 昭62−117050（ＪＰ，Ａ) 特開 平５−268291（ＪＰ，Ａ) 特開 平５−276222（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 29/10 G06F 13/00 353 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-4-219043 (JP, A) JP-A-63-129443 (JP, A) JP-A-6-324994 (JP, A) JP-A 61-129 63139 (JP, A) JP-A-60-55752 (JP, A) JP-A-62-117050 (JP, A) JP-A-5-268291 (JP, A) JP-A-5-276222 (JP, A) (58) Field surveyed (Int. Cl. 7 , DB name) H04L 29/10 G06F 13/00 353
Claims (5)
位側の層を制御する少なくとも１台以上の上位層制御プ
ロセッサと、前記通信モデルの下位側の層を制御する下
位層制御プロセッサと、通信メディアに接続する通信メ
ディア制御部との間で通信データの授受を制御する通信
制御装置において、各々に固有のページ番号が設定され
た複数個のＲＡＭと、前記下位層制御プロセッサの指示
により前記下位層制御プロセッサ，前記上位層制御プロ
セッサ，前記通信メディア制御部の各々のＲＡＭマスタ
がアクセスすべき前記ＲＡＭのページ番号を指定するペ
ージ管理部と、前記ＲＡＭの各々に対応して設けられ前
記ページ管理部の指定により前記ＲＡＭマスタの各々と
これらの前記ＲＡＭマスタがアクセスすべきページ番号
を有する前記ＲＡＭとを結合するマルチプレクサ群と、
前記ＲＡＭマスタの各々に対応して設けられ前記ＲＡＭ
から読み出されたデータを対応する前記ＲＡＭマスタに
送出するセレクタ群とを備えたことを特徴とする通信制
御装置。At least one upper layer control processor for controlling an upper layer in a communication model configured for each layer, a lower layer control processor for controlling a lower layer of the communication model, In a communication control device for controlling transmission and reception of communication data to and from a communication medium control unit connected to a communication medium, a plurality of RAMs each having a unique page number set therein, and the RAM controlled by an instruction from the lower layer control processor. A page management unit that specifies a page number of the RAM to be accessed by each of the RAM masters of the lower layer control processor, the upper layer control processor, and the communication media control unit, and the page provided corresponding to each of the RAMs The RA having each of the RAM masters and a page number to be accessed by the RAM masters specified by the management unit. And multiplexer group to combine the door,
The RAM provided corresponding to each of the RAM masters
And a selector group for transmitting data read from the RAM master to the corresponding RAM master.
部を介してアクセス権のない前記ＲＡＭマスタによるペ
ージ指定があったときにエラー信号を発生するようにし
たことを特徴とする請求項１記載の通信制御装置。2. The apparatus according to claim 1, wherein said multiplexer group generates an error signal when a page is designated by said RAM master having no access right via said page management section. Communication control device.
位側の層を制御する少なくとも１台以上の上位層制御プ
ロセッサと、前記通信モデルの下位側の層を制御する下
位層制御プロセッサと、通信メディアに接続する通信メ
ディア制御部との間で通信データの授受を制御する通信
制御装置において、各々に固有のページ番号が設定され
た複数個のＲＡＭと、このＲＡＭとは別に各々に固有の
ページ番号が設定され前記ＲＡＭよりも容量が小さい小
容量ＲＡＭと、前記下位層制御プロセッサの指示により
前記下位層制御プロセッサ，前記上位層制御プロセッ
サ，前記通信メディア制御部の各々のＲＡＭマスタがア
クセスすべき前記ＲＡＭのページ番号を指定するととも
に、下位層制御プロセッサの指示により前記下位層制御
プロセッサ，前記通信メディア制御部の各々の小容量Ｒ
ＡＭマスタがアクセスすべき前記小容量ＲＡＭのページ
番号を指定するページ管理部と、前記ＲＡＭの各々に対
応して設けられ前記ページ管理部の指定により前記ＲＡ
Ｍマスタの各々とこれらの前記ＲＡＭマスタがアクセス
すべきページ番号を有する前記ＲＡＭとを結合するとと
もに、前記小容量ＲＡＭの各々に対応して設けられ前記
ページ管理部の指定により前記小容量ＲＡＭマスタの各
々とこれらの前記小容量ＲＡＭマスタがアクセスすべき
ページ番号を有する前記小容量ＲＡＭとを結合するマル
チプレクサ群と、前記ＲＡＭマスタの各々に対応して設
けられ前記ＲＡＭから読み出されたデータを対応する前
記ＲＡＭマスタに送出するとともに、前記小容量ＲＡＭ
マスタの各々に対応して設けられ前記小容量ＲＡＭから
読み出されたデータを対応する前記小容量ＲＡＭマスタ
に送出するセレクタ群とを備えたことを特徴とする通信
制御装置。3. An at least one upper-layer control processor for controlling an upper layer in a communication model configured for each layer, a lower-layer control processor for controlling a lower layer of the communication model, In a communication control device for controlling transmission and reception of communication data with a communication medium control unit connected to a communication medium, a plurality of RAMs each having a unique page number set therein, and a RAM unique to each of the RAMs. A small-capacity RAM having a page number set therein and having a smaller capacity than the RAM, and a RAM master of each of the lower-layer control processor, the upper-layer control processor, and the communication media control unit accessing by an instruction of the lower-layer control processor. The page number of the RAM to be specified is specified, and the lower layer control processor and the communication are designated by the lower layer control processor. Small capacity R of each of the media control unit
A page manager for designating a page number of the small-capacity RAM to be accessed by an AM master; and a RA provided in correspondence with each of the RAMs and designated by the page manager.
M masters and the RAMs having page numbers to be accessed by the RAM masters are coupled, and the small capacity RAM masters are provided corresponding to the small capacity RAMs and designated by the page management unit. , And a group of multiplexers for coupling the small-capacity RAMs having the page numbers to be accessed by the small-capacity RAM masters, and data provided from each of the RAM masters and read from the RAMs. To the corresponding RAM master and the small capacity RAM
And a selector group provided corresponding to each of the masters and transmitting data read from the small-capacity RAM to the corresponding small-capacity RAM master.
部を介してアクセス権のない前記小容量ＲＡＭマスタに
よるページ指定があったときにエラー信号を発生するよ
うにしたことを特徴とする請求項３記載の通信制御装
置。4. The multiplexer group generates an error signal when a page is designated by the small-capacity RAM master having no access right via the page management unit. The communication control device according to the above.
ッシング方式の通信を行うときは、トークンフレームを
生成し、このトークンフレームを前記小容量ＲＡＭに格
納することを特徴とする請求項３記載の通信制御装置。5. The communication according to claim 3, wherein said lower-layer control processor generates a token frame and stores the token frame in said small-capacity RAM when performing communication of the token passing method. Control device.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11674694A JP3307083B2 (en) | 1993-06-15 | 1994-05-30 | Communication control device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14374593 | 1993-06-15 | ||
| JP5-143745 | 1993-06-15 | ||
| JP11674694A JP3307083B2 (en) | 1993-06-15 | 1994-05-30 | Communication control device |
Publications (2)
| Publication Number | Publication Date |
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| JPH0799530A JPH0799530A (en) | 1995-04-11 |
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ID=26455016
Family Applications (1)
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| JP11674694A Expired - Fee Related JP3307083B2 (en) | 1993-06-15 | 1994-05-30 | Communication control device |
Country Status (1)
| Country | Link |
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| JP (1) | JP3307083B2 (en) |
-
1994
- 1994-05-30 JP JP11674694A patent/JP3307083B2/en not_active Expired - Fee Related
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| JPH0799530A (en) | 1995-04-11 |
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