JPS6035397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6035397A JPS6035397A JP59123430A JP12343084A JPS6035397A JP S6035397 A JPS6035397 A JP S6035397A JP 59123430 A JP59123430 A JP 59123430A JP 12343084 A JP12343084 A JP 12343084A JP S6035397 A JPS6035397 A JP S6035397A
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- Japan
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- transistor
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- transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体記憶装置に関するものであり、特にメモ
リセルから情報を読出ずための読出用トランジスタの構
造をメモリセルのトランジスタの構造と均等な構造とす
ることにより、素子製造のバラツキによる回路動作のマ
ーシンの減少を防ぐように構成した半導体記憶装置に門
する。
リセルから情報を読出ずための読出用トランジスタの構
造をメモリセルのトランジスタの構造と均等な構造とす
ることにより、素子製造のバラツキによる回路動作のマ
ーシンの減少を防ぐように構成した半導体記憶装置に門
する。
現在半導体記憶装置は太容［β゛化の方［ｉ−にあり、
そのため記憶セルのサイズも増々小さくさせる傾向にあ
る。
そのため記憶セルのサイズも増々小さくさせる傾向にあ
る。
このような記憶セルサイズの微小化ｌこ伴ない、記憶セ
ルラ構成するトランジスタの特性がｌ！！！！ 造条件
のバラツキの影響を受けやすくなっているという問題が
生じている。例えば製造条件等によりエミツタ電極等の
電極窓開は巾のバラツキが生ずると電極窓の大きさにバ
ラツキが生じ、ベース・エミッタ間ダイオードのＶＦ’
が変動すること、あるいは電極窓開は位置がずれた場合
にはトランジスタのベース抵抗に変動が生じるなどの影
響がある。
ルラ構成するトランジスタの特性がｌ！！！！ 造条件
のバラツキの影響を受けやすくなっているという問題が
生じている。例えば製造条件等によりエミツタ電極等の
電極窓開は巾のバラツキが生ずると電極窓の大きさにバ
ラツキが生じ、ベース・エミッタ間ダイオードのＶＦ’
が変動すること、あるいは電極窓開は位置がずれた場合
にはトランジスタのベース抵抗に変動が生じるなどの影
響がある。
このようｌこ記憶セルを構成するトランジスタの特性が
１Ａ造面でのバラツキにより変動すると、記憶セルの情
報の読出しができなくなったり、保持清報が破壊される
など思わぬ障害を発生ずる要因となる。
１Ａ造面でのバラツキにより変動すると、記憶セルの情
報の読出しができなくなったり、保持清報が破壊される
など思わぬ障害を発生ずる要因となる。
そこで本発明の目的はこのセフな製造Ｘ−件Ｊこよるト
ランジスタの特性の変動による欠点を解決することにあ
り、そのため本発明は 第１．第２の毛ミッタ領威、ｌ！：１個の・＼−ス領域
。
ランジスタの特性の変動による欠点を解決することにあ
り、そのため本発明は 第１．第２の毛ミッタ領威、ｌ！：１個の・＼−ス領域
。
コレクタ領域を有し、該ベースとコレクタを交差接続し
た１λ寸の一２ルチ上ミノタトランジスタヲ有する複数
の記憶セルが行１列に配置された記憶セル群と、 該ｌｉｒ ］ ］ノー−６２フ１４項に接続さ九た復級
のビット線対と、 行及び列を選択する選択手段と、 各列のビット線対にエミッタがそＪ−ｄぞれ接続され前
記記憶セルの情報を読出すための第１．第２の読出しト
ランジスタとを含む半導体記憶装置において、 前記第１．第２の読出しトランジスタはそれぞれ第１．
第２のエミッタ領域を有して前記記憶セルのマルチエミ
ッタトランジスタと同一構造で形成される読出し用マル
チエミッタトランジスタで構成され、 前記記憶セルの第１のエミッタ領域と、該読出し用マル
チエミッタトランジスタの該記憶セルの第１のエミッタ
領域と同一位置関係にある第１のエミッタ領域とをピン
ト線を介して接続したことを特徴とする。
た１λ寸の一２ルチ上ミノタトランジスタヲ有する複数
の記憶セルが行１列に配置された記憶セル群と、 該ｌｉｒ ］ ］ノー−６２フ１４項に接続さ九た復級
のビット線対と、 行及び列を選択する選択手段と、 各列のビット線対にエミッタがそＪ−ｄぞれ接続され前
記記憶セルの情報を読出すための第１．第２の読出しト
ランジスタとを含む半導体記憶装置において、 前記第１．第２の読出しトランジスタはそれぞれ第１．
第２のエミッタ領域を有して前記記憶セルのマルチエミ
ッタトランジスタと同一構造で形成される読出し用マル
チエミッタトランジスタで構成され、 前記記憶セルの第１のエミッタ領域と、該読出し用マル
チエミッタトランジスタの該記憶セルの第１のエミッタ
領域と同一位置関係にある第１のエミッタ領域とをピン
ト線を介して接続したことを特徴とする。
以下図面に従って本発明の詳細な説明する。
第１図は従来の代表的な半導体記憶装置の構成を示す図
であり、行１列に複数の記憶セルＭＣ，、。
であり、行１列に複数の記憶セルＭＣ，、。
ＭＣ，□・・・が配列されている。ＷＤ、、ＷＤ２ ・
・・は行を選択する行選択手段、Ｂ、 、 Ｂ２． Ｂ
Ｔ、、、 ＢＴ、２・・・は列を選択する列選択手段、
ＴＲ１□、ＴＲ，、。
・・は行を選択する行選択手段、Ｂ、 、 Ｂ２． Ｂ
Ｔ、、、 ＢＴ、２・・・は列を選択する列選択手段、
ＴＲ１□、ＴＲ，、。
’ｌ”ｒ（、、□、ＴＲ，，２・・・は各列に設けられ
、記憶セルＭＣ，、、Ｍ−Ｃ，□の情報を読出すための
読出し用トランジスタであり、このトランジスタはまた
記憶セルＭＣ１□ 、ＭＣ１，への情報の書込みにも使
用される。ＲＷＣは読出し書込み回路である。記憶セル
ＭＣ，、、ＭＣＩ２はよく知られているようにマルチエ
ミッタトランジスタＴＣ，，ＴＣ，によりフリンプフロ
ツプ回路構成とされている。
、記憶セルＭＣ，、、Ｍ−Ｃ，□の情報を読出すための
読出し用トランジスタであり、このトランジスタはまた
記憶セルＭＣ１□ 、ＭＣ１，への情報の書込みにも使
用される。ＲＷＣは読出し書込み回路である。記憶セル
ＭＣ，、、ＭＣＩ２はよく知られているようにマルチエ
ミッタトランジスタＴＣ，，ＴＣ，によりフリンプフロ
ツプ回路構成とされている。
エミ ・りｑ′ｃ、２．’ｒｃ２．は情報保持用電流源
に接続さＩ７、工ｉ ｙ タＴ Ｃ１ｌ 、 ＴＣ２１
ハヒノ）線ＢＢ。
に接続さＩ７、工ｉ ｙ タＴ Ｃ１ｌ 、 ＴＣ２１
ハヒノ）線ＢＢ。
Ｂ１２に接続さイｔている。
この半導体記憶装置の動作は概略り下のようである。
行選釈手段ＷＤ、、列選択手段Ｂ、を選択することζこ
より、記憶セルＭＣ，、が選択される。今記憶セルＭｃ
１Ｈ＆ｉトラｙシフタＴＣ，がオｙ、’ｒｅ、カオフで
ある略合を考えると、エミッタＴＣ，，から作持雷流源
ｌこ流れていた電流がエミッタＴ Ｃ，、がラヒン）線
Ｂ＋＋に切換る。読出し用トランジスタＴＲ，□とトラ
ンジスタＴＣ，のエミッタＴＣ，，及び読出し用トラン
ジスタＴＲ，２とトランジスタＴＣ２のエミッタＴＣ，
，はそれぞれエミッタ結合されており、電流スイッチと
して働らくため、ビット線ＢＩＩにはトランジスタ’Ｉ
’ Ｃ、のエミッタｑ’ｃ、、からの電流が、ピント線
Ｂ１２には読出し用トランジスタＴＲ，，□のエミッタ
からの電流が流れる。従って読出し用トランジスタＴＲ
，，のコレクタは高レベル、ＴＲ，２のコレクタは低レ
ベルとなり、記憶セルＭＣ１□の情報が読出し書込み回
路Ｒ，ＷＣにより読出される。
より、記憶セルＭＣ，、が選択される。今記憶セルＭｃ
１Ｈ＆ｉトラｙシフタＴＣ，がオｙ、’ｒｅ、カオフで
ある略合を考えると、エミッタＴＣ，，から作持雷流源
ｌこ流れていた電流がエミッタＴ Ｃ，、がラヒン）線
Ｂ＋＋に切換る。読出し用トランジスタＴＲ，□とトラ
ンジスタＴＣ，のエミッタＴＣ，，及び読出し用トラン
ジスタＴＲ，２とトランジスタＴＣ２のエミッタＴＣ，
，はそれぞれエミッタ結合されており、電流スイッチと
して働らくため、ビット線ＢＩＩにはトランジスタ’Ｉ
’ Ｃ、のエミッタｑ’ｃ、、からの電流が、ピント線
Ｂ１２には読出し用トランジスタＴＲ，，□のエミッタ
からの電流が流れる。従って読出し用トランジスタＴＲ
，，のコレクタは高レベル、ＴＲ，２のコレクタは低レ
ベルとなり、記憶セルＭＣ１□の情報が読出し書込み回
路Ｒ，ＷＣにより読出される。
第１図のような半導体記憶装置では記憶セルを構成する
ｌ・ランジスタＴＣ，，ＴＣ，と読出し用トランジスタ
ＴＲ目、 Ｔ Ｒ，、、とはそれに′れエミッタ結合さ
れ、電流スイッチとして働らくが、製造条件のバラツキ
により、トランジスタＴＣ，，ＴＣ，と読出し用トラン
ジスタＴ Ｒ，、、Ｔ Ｒ，□の特性にバラツキが生じ
る。例えば、エミッタ電極窓の大きさにバラツキがある
とベースエミッタ間のタイオードのＶＦに差が生じたり
、あるいは電極窓開け位置のずれによりベース抵抗に変
動が生じる。このように読出し用トランジスタＴ Ｒｕ
、 Ｔ Ｒ＋ｔ 色記憶セルのトランジスタＴＣ，，
ＴＣ２の特性に差ができろと、情報の読出しが不可？ｉ
！ 、’：：なったり１記憶虫ルの保持慴報を破頃して
（−すう障害を招くことがある。
ｌ・ランジスタＴＣ，，ＴＣ，と読出し用トランジスタ
ＴＲ目、 Ｔ Ｒ，、、とはそれに′れエミッタ結合さ
れ、電流スイッチとして働らくが、製造条件のバラツキ
により、トランジスタＴＣ，，ＴＣ，と読出し用トラン
ジスタＴ Ｒ，、、Ｔ Ｒ，□の特性にバラツキが生じ
る。例えば、エミッタ電極窓の大きさにバラツキがある
とベースエミッタ間のタイオードのＶＦに差が生じたり
、あるいは電極窓開け位置のずれによりベース抵抗に変
動が生じる。このように読出し用トランジスタＴ Ｒｕ
、 Ｔ Ｒ＋ｔ 色記憶セルのトランジスタＴＣ，，
ＴＣ２の特性に差ができろと、情報の読出しが不可？ｉ
！ 、’：：なったり１記憶虫ルの保持慴報を破頃して
（−すう障害を招くことがある。
第２図は本発明の一実ｍ例ｆ−示す図であり、図中第１
図と同一部分は同一符号を付しである。
図と同一部分は同一符号を付しである。
本実施例において、第１図止具なる点は読出し用トラソ
ジス力ＴＲ，，，Ｔ几、２がマルチエミッタトランジス
タで構成され、それＩれ一方のエミッタＴｅＨ、Ｔｅ＋
ｔがビット線Ｂ、、 、 Ｂ、２に、”２１＋Ｔｅ２．
がビットａ Ｂ２１ 、Ｂ：２に接続されている点であ
る。
ジス力ＴＲ，，，Ｔ几、２がマルチエミッタトランジス
タで構成され、それＩれ一方のエミッタＴｅＨ、Ｔｅ＋
ｔがビット線Ｂ、、 、 Ｂ、２に、”２１＋Ｔｅ２．
がビットａ Ｂ２１ 、Ｂ：２に接続されている点であ
る。
本実施例で（・ま読出し用トランジスＪ Ｔ １％、、
、ＴＲ，。
、ＴＲ，。
がマルチエミッタトランジスタとなっているだけであり
、動作は第１図で説明したと全く同様であるので説明は
省略する。
、動作は第１図で説明したと全く同様であるので説明は
省略する。
第３図は第２図実施例のトランジスタ構造を示す図であ
り、記憶セルＭＣ，、、ＭＣ，２、読出し用トランジス
タＴ 貼、、ビット線ＢＩ！ ＋ Ｂ１１のみを代表的
に示しである。
り、記憶セルＭＣ，、、ＭＣ，２、読出し用トランジス
タＴ 貼、、ビット線ＢＩ！ ＋ Ｂ１１のみを代表的
に示しである。
またＣはコレクタ電極、Ｂはベース電極、Ｅはエミッタ
電極、ＳＢＤはダイオード、Ｒは抵抗である。
電極、ＳＢＤはダイオード、Ｒは抵抗である。
第３図かられかるように、記憶セルＭＣ，、のトランジ
スタＴＣ，，ＴＣ３と読出し用トランジスタＴ昭２の構
造は各々の電極配置を見れば明らかなよろに均等となっ
ている。
スタＴＣ，，ＴＣ３と読出し用トランジスタＴ昭２の構
造は各々の電極配置を見れば明らかなよろに均等となっ
ている。
従って、仮に製造条件にバラツキが生じ、電極窓開けの
位置ずれ、あるいは電極窓開は幅のバラツキがあり、ト
ランジスタの特性が変動しても、読出し用トランジスタ
Ｔｌｌ、、２と記憶セルＭＣ，、を構成するトランジス
タＴＣ，とは構造が均等であるから全く同じように特性
変動を受け個々のトランジスタの特性には差が出ること
はない。このため情報の読出しに悪影響を与えたり、記
憶セルの保持情報を破壊するような障害を防止すること
ができるものである。
位置ずれ、あるいは電極窓開は幅のバラツキがあり、ト
ランジスタの特性が変動しても、読出し用トランジスタ
Ｔｌｌ、、２と記憶セルＭＣ，、を構成するトランジス
タＴＣ，とは構造が均等であるから全く同じように特性
変動を受け個々のトランジスタの特性には差が出ること
はない。このため情報の読出しに悪影響を与えたり、記
憶セルの保持情報を破壊するような障害を防止すること
ができるものである。
以上説明したように本発明は行９列に配列された複数の
記憶セルと、行及び列を選択する選択手段と、各列に設
けられ、前記記憶セルの情報を読出すための読出し用ト
ランジスタとを含む半導体記憶装置において、前記記憶
セルを構成するトランジスタと、前記読出し用トランジ
スタの構造を均等な構造としたものであり、製造条件の
バラツキによりトランジスタの特性が変動しても読出し
用トランジスタと、記憶セルを構成するトランジスタが
全く同じ特性を持つようにすることができ情報の読出し
、保持に悪影響を与えない半導体記憶装置を提供するこ
とができる。
記憶セルと、行及び列を選択する選択手段と、各列に設
けられ、前記記憶セルの情報を読出すための読出し用ト
ランジスタとを含む半導体記憶装置において、前記記憶
セルを構成するトランジスタと、前記読出し用トランジ
スタの構造を均等な構造としたものであり、製造条件の
バラツキによりトランジスタの特性が変動しても読出し
用トランジスタと、記憶セルを構成するトランジスタが
全く同じ特性を持つようにすることができ情報の読出し
、保持に悪影響を与えない半導体記憶装置を提供するこ
とができる。
なお第２図実施例では読出し用トランジスタＴＲ，，，
。
。
ＴＩ（、、、の各エミ、り”＋ｌ＋ Ｔ”２＋ １ Ｔ
ｅ１２１ Ｔｅｔ２を？Ｍ）列ノヒ７ ） ＃Ｂ＋＋
＋ Ｂ１０ ＋ Ｂ２１ ＋ ＢｚｚｌＣｍ続した例を
示したが、例えばビット線Ｂｌｌで示される記憶マトリ
ックスの両端のビット線に接続する読出し用トランジス
タは単一エミッタのトランジスタを使用し、ビット線Ｂ
１２ ＋ Ｂ ２１で示される記憶マトリックス中の各
２つの列の一方づつのビット線に接続する読出し用トラ
ンジスタをマルチエミッタトランジスタとしそれぞれの
ビット線に各々のエミッタを順次接続する構成としても
本発明の効果は期待できるものである。
ｅ１２１ Ｔｅｔ２を？Ｍ）列ノヒ７ ） ＃Ｂ＋＋
＋ Ｂ１０ ＋ Ｂ２１ ＋ ＢｚｚｌＣｍ続した例を
示したが、例えばビット線Ｂｌｌで示される記憶マトリ
ックスの両端のビット線に接続する読出し用トランジス
タは単一エミッタのトランジスタを使用し、ビット線Ｂ
１２ ＋ Ｂ ２１で示される記憶マトリックス中の各
２つの列の一方づつのビット線に接続する読出し用トラ
ンジスタをマルチエミッタトランジスタとしそれぞれの
ビット線に各々のエミッタを順次接続する構成としても
本発明の効果は期待できるものである。
第１図は従来の半導体記憶装置を示す図、第２図は本発
明の一実施例を示す図、第３図は第２図実施例のｌ・ラ
ンジスタ構造を示す図である。 図中、ＭＣ，、、ＭＣ，！は記憶セル、ＷＩ）、・ＷＤ
。 ・・・は行を選択する行選択手段、Ｂ、 、Ｂ、 、Ｂ
Ｔ、、。 ＢＴ、２・・・は列を選択する列選択手段、ＴＲＩ、、
。 ＴＲ，、・・・は各列に設けられ、記憶セルＭＣ，、。 ＭＣＩ２の情報を読出すための読出し用トランジスタで
あり、ａＷＣは読出し書込み回路である。 第１図 第２図 第 ３ タ）
明の一実施例を示す図、第３図は第２図実施例のｌ・ラ
ンジスタ構造を示す図である。 図中、ＭＣ，、、ＭＣ，！は記憶セル、ＷＩ）、・ＷＤ
。 ・・・は行を選択する行選択手段、Ｂ、 、Ｂ、 、Ｂ
Ｔ、、。 ＢＴ、２・・・は列を選択する列選択手段、ＴＲＩ、、
。 ＴＲ，、・・・は各列に設けられ、記憶セルＭＣ，、。 ＭＣＩ２の情報を読出すための読出し用トランジスタで
あり、ａＷＣは読出し書込み回路である。 第１図 第２図 第 ３ タ）
Claims (1)
- 【特許請求の範囲】 第１．第２のエミッタ領域と１個のペース領域。 コレクタ領域を有し、該ベースとコレクタヲ交差接続し
た１対のマルチエミッタトランジスタを有する複数の記
憶セルが行２列に配置された記憶セル群と、 該第１１））エミッタ領域に接続された複数のビット線
対と、 行及び列を選択する選択子役と、 各夕１１のビット線対にエミリタがそれぞれ接続され、
前記記憶セルの情報をん′Ｃ出ず１、−めの第１．第２
の読、出しトランジスタ占を含む半導体記憶装置におい
て、 前Ｈｅ第１ ｒ ｂＥ ２の読出しトランジスタはそれ
ぞれ第１．第２のエミッタ領域を有して前記記憶セルの
マルチエミッタトランジスタ石同−構造で形成される読
出し用マルチエミッタトランジスタで構成され、 前記記憶セルの第１のエミッタ領域と、該読出し用マル
チエミッタトランジスタの該記憶セルの第１のエミッタ
領域と同一位置関係にある第１のエミッタ領域とをビッ
ト線を介して接続したことを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123430A JPS6035397A (ja) | 1984-06-15 | 1984-06-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123430A JPS6035397A (ja) | 1984-06-15 | 1984-06-15 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10739379A Division JPS5630754A (en) | 1979-08-23 | 1979-08-23 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6035397A true JPS6035397A (ja) | 1985-02-23 |
| JPS6341160B2 JPS6341160B2 (ja) | 1988-08-16 |
Family
ID=14860369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123430A Granted JPS6035397A (ja) | 1984-06-15 | 1984-06-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035397A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0546023Y2 (ja) * | 1987-03-31 | 1993-12-01 | ||
| JPH0739054U (ja) * | 1994-10-31 | 1995-07-14 | 三田工業株式会社 | 感光体ドラム |
-
1984
- 1984-06-15 JP JP59123430A patent/JPS6035397A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6341160B2 (ja) | 1988-08-16 |
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